包括环绕式源极和漏极接触部的晶体管的制作方法

本公开的实施例涉及包括源极和漏极接触部的晶体管，更具体而言，涉及包括环绕式源极和漏极接触部的晶体管。

背景技术：

集成电路中的特征缩放是半导体制造的驱动力。缩放到越来越小的特征使功能单元在半导体芯片的有限空间上的密度增加成为可能。例如，缩小晶体管尺寸允许在芯片上包含增加数量的存储器或逻辑器件，导致制造出具有增加容量的产品。然而，对于不断增加容量的追求并非没有问题。

缩放晶体管的接触部以提高芯片密度导致具有缩放的接触部的晶体管中的接触电阻增大。增大的接触电阻会降低晶体管的性能。因为传统方法无法在不增加接触电阻的情况下使晶体管的接触部面积的缩放成为可能，所以限制了缩放晶体管的接触部以增加每单位面积密度的能力。

附图说明

图1是根据实施例的具有平面源极和漏极接触部界面的晶体管的截面图和具有“环绕”式源极和漏极接触部界面的晶体管的截面图的图示。

图2示出了例示接触电阻(rc)与接触长度(l)和传输长度(l)的关系的曲线图。

图3示出了作为接触长度的函数的晶体管的饱和/线性电流(idsat/idlin)。

图4a-4d是根据实施例的用于形成环绕式接触部的过程的截面图的图示。

图5a-5d是根据实施例的用于形成环绕式接触部的过程的截面图的图示。

图6示出了根据本发明的一种实施方式的计算设备。

图7示出了包括本发明的一个或多个实施例的内插物。

具体实施方式

描述了用于改善接触电阻的薄膜晶体管的环绕式接触部。在以下描述中，阐述了许多具体细节，例如特定材料和构造状态，以便提供对本公开的实施例的透彻理解。对于本领域技术人员而言显而易见的是，可以在没有这些具体细节的情况下实施本公开的实施例。在其它情况下，没有详细说明公知的特征，以免不必要地使本公开的实施例难以理解。此外，应理解附图中所示的各个实施例是例示性的表示，不一定按照比例绘制。在一些情况下，以最有助于理解本公开的方式将各种操作依次描述为多个分立操作，然而描述的顺序不应被解释为暗示这些操作必须是顺序相关的。具体地，这些操作不需要按呈现的顺序执行。

仅出于参考目的，某些术语也可以在以下说明中使用，因此不旨在是限制性的。例如，诸如“上”、“下”、“上方”和“下方”等术语是指所参考的附图中的方向。诸如“前”、“后”、“背面”和“侧面”等术语描述在一致但任意的参照系内的部件的部分的取向和/或位置，所述参照系通过参考描述正在讨论的部件的文本和相关附图而变得明确。这样的术语可以包括上文特别提到的词语、其派生词和类似含义的词语。

图1是根据实施例的具有平面源极和漏极接触部界面的晶体管100的截面图和具有“环绕”式源极和漏极接触部界面的晶体管150的截面图的图示。具有平面源极和漏极接触部界面的晶体管100包括源极接触部101、钝化层103、漏极接触部105、钝化层107、沟道109、钝化层111、氧化物层113和背栅极115。具有“环绕”式源极和漏极接触部界面的晶体管150包括低k钝化层151、源极接触部152、低k钝化层153、漏极接触部154、低k钝化层155、沟道159、栅极电介质163、背栅极165、源极半导体167和漏极半导体169。

源极接触部152和漏极接触部154是欧姆接触，其将源极和漏极端子导体(未示出)连接到半导体衬底。源极接触部152和漏极接触部154被配置为分别环绕源极半导体167和漏极半导体169。具体地，源极接触部152和漏极接触部154形成为覆盖源极半导体167和漏极半导体169的侧表面和顶表面。源极接触部152和漏极接触部154的这种配置包括垂直尺寸，其不是其它方法的源极接触部和漏极接触部结构(例如，晶体管100的源极接触部和漏极接触部结构)的一部分。源极接触部152和漏极接触部154的接触界面的垂直部分提供源极接触部101和漏极接触部105所不具有的接触界面长度/空间。

背栅极165形成在栅极电介质163的下方。背栅极165调制沟道159中的电流流动。沟道159形成在源极接触部152和漏极接触部154的下方。沟道159的导电性是跨背栅极165和源极接触部152的端子施加的电位的函数。

在实施例中，钝化层151、153和155可以包括但不限于低k钝化材料，例如基于二氧化硅的材料、基于倍半硅氧烷(ssq)的材料、聚合物和无定形碳。在其它实施例中，钝化层151、153和155可以包括任何其它适当的钝化材料。在实施例中，栅极电介质163可以包括但不限于高k栅极电介质材料，例如hfo2、al2o3和tio2。在其它实施例中，栅极电介质163可以包括任何其它适当的钝化材料。在实施例中，源极半导体167和漏极半导体169可以包括但不限于igzo、inas、insb、ge和si。在其它实施例中，源极半导体167和漏极半导体169可以包括任何其它适当的半导体材料。在实施例中，源极接触部152和漏极接触部154可以包括但不限于诸如ti、mo、w、tin和tan等金属。在其它实施例中，源极接触部152和漏极接触部154可以包括任何其它适当的金属。在实施例中，沟道159可以包括诸如igzo、ito、zno、ga2o3和in2o3等材料。在其它实施例中，沟道159可以包括任何其它适当的材料。

图1实现了晶体管100的平面源极和漏极接触部界面与晶体管150的“环绕”式源极和漏极接触部界面的比较。关于晶体管100，源极和漏极接触部形成在晶体管沟道上以包括平面的水平接触界面表面。这些水平接触界面表面提出了与晶体管长度/面积缩放相关的挑战。例如，随着具有晶体管100的接触部结构的晶体管被缩放，水平接触区域的长度必须保持尽可能地大以便控制接触电阻(由于接触大小与接触电阻之间的关系)，即使晶体管本身的水平长度变得更小。相反，与由晶体管100的源极接触部101和漏极接触部105的平面接触界面设计提供的接触界面表面积相比，关于晶体管150，源极接触部152和漏极接触部154的环绕式设计(包括垂直取向的接触部分)为给定长度的水平接触尺寸提供了更大的接触界面表面积。因此，在实施例中，使用“环绕”式接触部设计，随着晶体管的水平长度变得更小，可以增大或维持接触界面表面长度/面积。

应当理解，增大接触界面长度而不增大接触部的水平占用面积降低了接触电阻并使晶体管缩放成为可能。因此，在实施例中，由于可以在较小的水平接触尺寸中提供通过传统方法在给定水平接触尺寸中提供的相同接触界面长度而使缩放成为可能。因此，在实施例中，可以缩放晶体管以实现更高的芯片密度，而不会增加晶体管的接触电阻并降低器件性能。

正因为如此，实施例克服了先前方法(例如图1的晶体管100的方法)的接触部缩放限制，其对每单位面积的晶体管密度的增加造成障碍。如本文所述，实施例使用环绕式接触部结构(其包括垂直接触区域)以保持大的接触长度(与传输长度相比)，使得可以实现水平源极接触部和漏极接触部尺寸的持续缩放。此外，实施例提供低电阻、稳定的欧姆接触，其改善了晶体管的性能和可靠性。环绕式接触部还降低了背栅几何结构的接触电阻和外部电阻(rext)。在实施例中，可以应用所描述的环绕式接触部结构的晶体管类型可以包括但不限于顶栅、双栅、三栅、全环栅和多层薄膜晶体管(tft)器件。

在操作中，当跨源极和漏极端子施加适当的电压并且将大于vth的电压施加到背栅极165时，晶体管150导通并且使电流流过沟道159。具有如在本文中详细讨论的环绕式结构的源极接触部152和漏极接触部154提供电阻减小的接触界面，其使电流能够容易地在两个方向上从源极接触部152和/或漏极接触部154流到源极区和漏极区。应当理解，降低的接触电阻可以以包括但不限于功耗和频率响应的方式改善器件性能。

图2示出了曲线图200，其示出了rc与l和传输长度l的关系。rc是对于电流穿过两种材料的界面的流动的电阻。l是接触部的水平尺寸的长度。传输长度l是电流通过接触界面传导的距离。参考图2，曲线图200示出了当l远大于1时rc减小到最小。在图2中，绘制了具有不同的沟道长度(lsep)但具有相同的接触长度l和栅极重叠长度lov的若干晶体管的接触电阻。例如，晶体管的lsep从大约0.2μm变化到40μm。然而，晶体管均具有250nm的接触长度以及25μm的栅极重叠长度lov。该曲线图将rc的理想值示为接近y截距，其中lsep近似等于零(没有沟道区分隔源极区和漏极区)。这是总电阻由接触电阻(与沟道电阻相反)支配的点。同样，在x截距处得到理想的l(相对于x＝0，其中沟道电阻理想地为零)，表示不存在电阻的点。重要的是，如图2所示，250nm的接触长度l远大于l的理想长度。在实施例中，本文所述的环绕式源极和漏极接触部方法利用了这种关系，通过使用环绕式接触部结构使l与l之比最大化，以确保l远大于l并且使rc最小化。

图3示出了曲线图300和350，其示出了晶体管的饱和/线性电流(idsat/idlin)与接触长度(接触部cd)的关系。参考图3，曲线图300示出了当接触长度减小时，idsat与源极漏极(sd)掺杂水平非常相关。同样地，曲线图350示出了当接触长度减小时，idlin与sd掺杂水平非常相关。具体地，掺杂水平越低，针对该接触长度的idsat和idlin越低。因此，当源极和漏极不能被掺杂到非常高的水平时，接触长度需要足够大，以使得电流不会降低并且可以满足idsat和idlin目标。在实施例中，本文所述的环绕式源极接触部和漏极接触部方法可以用于确保源极接触部和漏极接触部的长度足以满足idsat和idlin目标。

图4a-4d示出了根据实施例的用于形成晶体管400的环绕式接触部的过程。参考图4a，在形成背栅极材料401、高k电介质材料403、低k钝化材料405、低k钝化材料406、低k钝化材料407和沟道材料409之后，在第一沟槽408和第二沟槽410中形成牺牲层411和牺牲层413。在实施例中，牺牲层411和牺牲层413用于掩蔽正在制造的晶体管的下方部分，直到已经完成一个或多个其它制造操作为止。在实施例中，用于形成牺牲层的材料可包括但不限于sin、sic和sio2。在实施例中，用于形成牺牲层的材料可以包括用于掩蔽下方部分直到完成一个或多个操作的任何适当的材料。

参考图4b，在导致图4a所示结构的一个或多个操作之后，分别在由牺牲氧化物411和牺牲氧化物413限定的空间中，在第一沟槽408中形成半导体材料421，在第二沟槽410中形成半导体材料423。在实施例中，半导体材料421和半导体材料423用于形成晶体管400的源极和漏极接触部的一部分。在一个实施例中，半导体材料421和半导体材料423可以包括但不限于igzo、inas、insb、ge和si。在其它实施例中，半导体材料421和半导体材料423可以包括其它适当的半导体材料。

参考图4c，在导致图4b所示结构的一个或多个操作之后，去除牺牲层411和牺牲层413(以暴露沟槽侧壁)，并且使第一沟槽408中的半导体材料421和第二沟槽410中的半导体材料423凹陷。在实施例中，可以去除牺牲层411和牺牲层413，并且可以通过蚀刻(例如，湿法蚀刻)使第一沟槽408中的半导体材料421和第二沟槽410中的半导体材料423凹陷。在其它实施例中，可以去除牺牲层411和牺牲层413，并且可以以任何其它的适于去除牺牲层411和牺牲层413并使第一半导体材料421和第二半导体材料423凹陷的方式使第一沟槽408中的半导体材料421和第二沟槽410中的半导体材料423凹陷。

参考图4d，在导致图4c所示结构的一个或多个操作之后，在第一沟槽408和第二沟槽410中形成第一金属材料451和第二金属材料453。如图4d所示，在通过图4c的一个或多个操作形成在第一沟槽408和第二沟槽410中的空间中形成第一金属材料451和第二金属材料453。如图所示，第一金属材料451和第二金属材料453形成在通过去除牺牲氧化物411和牺牲氧化物413并且使第一半导体材料421和第二半导体材料凹陷而产生的空间中。在实施例中，金属材料用于形成源极和漏极接触部。在实施例中，金属材料可以包括但不限于ti、mo、w、tin和tan。在实施例中，可以使用任何适当的金属材料来形成源极和漏极接触部。

图5a-5d示出了根据实施例的用于形成环绕式接触部的过程。参考图5a，在形成背栅极材料501、高k电介质材料503、低k钝化材料505、低k钝化材料507和沟道材料509之后，在第一沟槽508和第二沟槽510中形成牺牲层511和牺牲层513。在实施例中，牺牲层511和牺牲层513用于掩蔽正在制造的晶体管的下方部分，直到已经完成一个或多个其它制造操作为止。在实施例中，用于形成牺牲层511和牺牲层513的材料可以包括但不限于sin、sic和sio2。在实施例中，用于形成牺牲层511和牺牲层513的材料可以包括用于掩蔽下方部分直到完成一个或多个操作的任何适当的材料。

在图5b，在导致图5a所示结构的一个或多个操作之后，在由牺牲氧化物511和牺牲氧化物513限定的空间中，在第一沟槽508和第二沟槽510的底部形成第一半导体材料520和第二半导体材料522。另外，在由牺牲氧化物511和牺牲氧化物513限定的空间中，在形成于第一沟槽508和第二沟槽510的底部处的第一半导体材料520和第二半导体材料522的上方形成第一金属材料521和第二金属材料523。在一个实施例中，半导体材料可以包括但不限于igzo、inas、insb、ge和si。在其它实施例中，可以使用其它适当的半导体材料。在实施例中，金属材料可以包括但不限于ti、mo、w、tin和tan。在其它实施例中，可以使用其它适当的金属材料。

参考图5c，在导致图5b所示结构的一个或多个操作之后，去除牺牲层511和牺牲层513。在实施例中，可以通过蚀刻去除牺牲层511和牺牲层513。在其它实施例中，可以以任何其它的适于去除牺牲层的方式去除牺牲层511和牺牲层513。

参考图5d，在导致图5c所示结构的一个或多个操作之后，在如图5c所示的形成在第一沟槽508和第二沟槽510中的空间(通过去除牺牲层511和牺牲层513形成的空间)中，在第一沟槽508和第二沟槽510中形成半导体材料551和半导体材料553。参考图5d，在通过去除牺牲氧化物511而产生的空间中形成半导体材料551，并且在通过去除牺牲层513产生的空间中形成半导体材料553。在一个实施例中，半导体材料可以包括但不限于igzo、inas、insb、ge和si。在其它实施例中，可以使用其它适当的半导体材料。

可以在衬底(例如，半导体衬底)上形成或执行本发明的实施例的实施。在一种实施方式中，半导体衬底可以是使用体硅或绝缘体上硅子结构形成的晶体衬底。在其它实施方式中，半导体衬底可以使用替代材料形成，其可以与硅结合或可以不与硅结合，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓或者iii-v族或iv族材料的其它组合。尽管在此描述了可以形成衬底的材料的一些示例，但是可以用作可在其上构建半导体器件的基础的任何材料都落在本发明的精神和范围内。

可以在衬底上制造多个晶体管，例如金属氧化物半导体场效应晶体管(mosfet或简称为mos晶体管)。在本发明的各种实施方式中，mos晶体管可以是平面晶体管、非平面晶体管或两者的组合。非平面晶体管包括诸如双栅极晶体管和三栅极晶体管等finfet晶体管、以及诸如纳米带和纳米线晶体管等环绕式或全围绕式栅极晶体管。尽管本文描述的实施方式可以仅示出平面晶体管，但应当注意本发明也可以使用非平面晶体管来实现。

每个mos晶体管包括由至少两层(栅极电介质层和栅极电极层)形成的栅极堆叠体。栅极电介质层可以包括一层或多层的堆叠体。一层或多层可以包括氧化硅、二氧化硅(sio2)和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌等元素。可以用于栅极电介质层的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，可以在栅极电介质层上执行退火工艺，以在使用高k材料时改善其质量。

取决于晶体管是pmos晶体管还是nmos晶体管，栅极电极层形成在栅极电介质层上并且可以由至少一种p型功函数金属或n型功函数金属构成。在一些实施方式中，栅极电极层可以由两个或更多个金属层的堆叠体构成，其中一个或多个金属层为功函数金属层且且至少一个金属层为填充金属层。

对于pmos晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电的金属氧化物，例如氧化钌。p型金属层将使形成具有介于约4.9ev与约5.2ev之间的功函数的pmos栅极电极成为可能。对于nmos晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。n型金属层将使形成具有介于约3.9ev与约4.2ev之间的功函数的nmos栅极电极成为可能。

在一些实施方式中，栅极电极可以由“u”形结构构成，该结构包括基本上平行于衬底表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。在另一种实施方式中，形成栅极电极的金属层中的至少一个可以仅为基本平行于衬底的顶表面的平面层，并且不包括基本垂直于衬底的顶表面的侧壁部分。在本发明的其它实施方式中，栅极电极可以由u形结构和平面非u形结构的组合构成。例如，栅极电极可以由形成在一个或多个平面的非u形层的顶上的一个或多个u形金属层构成。

在本发明的一些实施方式中，一对侧壁间隔物可以形成在栅极堆叠体的相对侧上，其将栅极堆叠体夹在中间。侧壁隔离物可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅和氮氧化硅等材料形成。用于形成侧壁间隔物的工艺在本领域中是公知的，通常包括沉积和蚀刻工艺步骤。在替代实施方式中，可以使用多对间隔物，例如，可以在栅极堆叠体的相对侧上形成两对、三对或四对侧壁间隔物。

如本领域所公知的，源极区和漏极区形成在与每个mos晶体管的栅极堆叠体相邻的衬底内。通常使用注入/扩散工艺或蚀刻/沉积工艺来形成源极区和漏极区。在前一种工艺中，可以将诸如硼、铝、锑、磷或砷等掺杂剂离子注入到衬底中以形成源极区和漏极区。激活掺杂剂并使其进一步扩散到衬底中的退火工艺通常在离子注入工艺之后。在后一种工艺中，可以首先蚀刻衬底以在源极区和漏极区的位置处形成凹陷。然后可以执行外延沉积工艺以用用于制造源极区和漏极区的材料填充凹陷。在一些实施方式中，源极区和漏极区可以使用硅合金(例如，硅锗或碳化硅)来制造。在一些实施方式中，可以用掺杂剂(例如，硼、砷或磷)原位掺杂外延沉积的硅合金。在其它实施例中，源极区和漏极区可以使用一种或多种替代半导体材料(例如，锗或iii-v族材料或合金)形成。在其它实施例中，可以使用一层或多层金属和/或金属合金来形成源极区和漏极区。

在mos晶体管之上沉积一个或多个层间电介质(ild)。ild层可以使用其在集成电路结构中的适用性已知的电介质材料形成，例如低k电介质材料。可以使用的电介质材料的示例包括但不限于二氧化硅(sio2)、碳掺杂氧化物(cdo)、氮化硅、有机聚合物(例如，全氟环丁烷或聚四氟乙烯)、氟硅酸盐玻璃(fsg)和有机硅酸盐(例如，倍半硅氧烷、硅氧烷或有机硅酸盐玻璃)。ild层可以包括孔隙或气隙以进一步降低其介电常数。

图6示出了根据本发明的一种实施方式的计算设备600。计算设备600容纳板602。板602可以包括多个部件，包括但不限于处理器604和至少一个通信芯片606。处理器604物理且电耦合到板602。在一些实现方式中，至少一个通信芯片606也物理且电耦合到板602。在其它实施方式中，通信芯片606是处理器604的一部分。

取决于其应用，计算设备600可以包括可以或可以不物理且电耦合到板602的其它部件。这些其它部件包括但不限于易失性存储器(例如，dram)、非易失性存储器(例如，rom)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(gps)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如，硬盘驱动器、光盘(cd)、数字多用盘(dvd)等)。

通信芯片606能够实现用于来往于计算设备600的数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过非固体介质使用经调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语不暗示相关联的设备不包含任何线路，尽管在一些实施例中它们可能不包含。通信芯片606可以实施多个无线标准或协议中的任何标准或协议，包括但不限于wi-fi(ieee802.11族)、wimax(ieee802.16族)、ieee802.20、长期演进(lte)、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其衍生物，以及被指定为3g、4g、5g和更高代的任何其它无线协议。计算设备600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于较短距离无线通信，例如wi-fi和蓝牙，并且第二通信芯片606可以专用于较长距离无线通信，例如gps、edge、gprs、cdma、wimax、lte、ev-do等。

计算设备600的处理器604包括封装在处理器604内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如根据本发明的实施方式构造的mos-fet晶体管。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。

通信芯片606也包括封装在通信芯片606内的集成电路管芯。根据本发明的另一种实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如根据本发明的实施方式构造的mos-fet晶体管。

在其它实施方式中，容纳在计算设备600中的另一个部件可以包含集成电路管芯，其包括一个或多个器件，例如根据本发明的实施方式构造的mos-fet晶体管。

在各种实施方式中，计算设备600可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(pda)、超级移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其它实施方式中，计算设备600可以是处理数据的任何其它电子设备。

图7示出了包括本发明的一个或多个实施例的内插物700。内插物700是用于将第一衬底702桥接到第二衬底704的居间衬底。例如，第一衬底702可以是集成电路管芯。例如，第二衬底704可以是存储器模块、计算机主板或另一集成电路管芯。通常，内插物700的目的是将连接扩展到更宽的间距或者将连接重新路由到不同的连接。例如，内插物700可以将集成电路管芯耦合到球栅阵列(bga)706，其随后可以耦合到第二衬底704。在一些实施例中，第一和第二衬底702/704附着到内插物700的相对侧。在其它实施例中，第一和第二衬底702/704附着到内插物700的同一侧。并且在另外的实施例中，三个或更多个衬底通过内插物700相互连接。

内插物700可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或聚合物材料(例如，聚酰亚胺)形成。在其它实施方式中，内插物可以由替代的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如硅、锗、以及其它iii-v族和iv族材料。

内插物可以包括金属互连708和通孔710，包括但不限于穿硅通孔(tsv)712。内插物700还可以包括嵌入式器件714，包括无源器件和有源器件。这些器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器和静电放电(esd)器件。也可以在内插物700上形成更复杂的器件，例如射频(rf)器件、功率放大器、功率管理器件、天线、阵列、传感器和mems器件。根据本发明的实施例，本文公开的装置或过程可以用于内插物700的制造。

尽管上文已经描述了特定实施例，但是这些实施例并不旨在限制本公开的范围，即使在关于特定特征仅描述了单个实施例的情况下也是如此。除非另有说明，否则本公开中提供的特征的示例旨在是说明性的而非限制性的。以上描述旨在覆盖如对于受益于本公开的本领域技术人员而言显而易见的这些替代方案、修改和等同方案。

本公开的范围包括本文公开的任何特征或特征的组合(明确地或隐含地)，或其任何概括，无论其是否减轻本文所解决的任何或所有问题。因此，可以在本申请(或要求其优先权的申请)的审查期间对于任何这种特征组合构成新的权利要求。具体地，参考所附权利要求书，从属权利要求的特征可以与独立权利要求的特征组合，并且各个独立权利要求的特征可以以任何适当的方式组合，而不仅仅以在所附权利要求书中列举的特定组合来组合。

以下示例涉及其它实施例。不同实施例的各种特征可以以各种方式进行组合，包括一些特征并排除其它特征以适合各种不同的应用。

示例性实施例1：一种晶体管包括：衬底；位于衬底上方的第一半导体结构；位于衬底上方的第二半导体结构；包括第一金属结构的源极接触部，所述第一金属结构接触第一半导体结构的多个表面；以及包括第二金属结构的漏极接触部，所述第二金属结构接触第二半导体结构的多个表面。所述晶体管还包括位于衬底背面下方的栅极接触部。

示例性实施例2：示例性实施例1的晶体管，还包括位于衬底下方的氧化物层。

示例性实施例3：示例性实施例2的晶体管，其中栅极接触部位于氧化物层的下方。

示例性实施例4：示例性实施例1的晶体管，其中第一金属结构和第二金属结构接触衬底和钝化层。

示例性实施例5：示例性实施例1、2、3或4的晶体管，其中第一半导体结构和第二半导体结构接触衬底和钝化层。

示例性实施例6：示例性实施例1的晶体管，其中源极接触部的接触长度大于与源极接触部相关联的传输长度。

示例性实施例7：示例性实施例1、2、3、4、5或6的晶体管，其中漏极接触部的接触长度大于与漏极接触部相关联的传输长度。

示例性实施例8：一种形成晶体管接触部的方法包括：形成第一沟槽和第二沟槽；在第一沟槽的内侧壁和第二沟槽的内侧壁上形成牺牲材料；用半导体材料填充第一沟槽和第二沟槽；从第一沟槽的内侧壁和第二沟槽的内侧壁去除牺牲材料；以及使第一沟槽中的半导体材料和第二沟槽中的半导体材料凹陷。在第一沟槽中的凹陷半导体材料和第二沟槽中的凹陷半导体材料的上方和侧面上形成金属。

示例性实施例9：示例性实施例8的方法，还包括在衬底的背面上形成氧化物层。

示例性实施例10：示例性实施例9的方法，还包括在氧化物层上形成栅极接触部。

示例性实施例11：示例性实施例8、9或10的方法，其中形成在第一沟槽和第二沟槽中的凹陷半导体材料的侧面上的金属接触衬底的顶表面。

示例性实施例12：示例性实施例8的方法，其中位于第一沟槽中的凹陷半导体材料的上方和侧面上的金属的接触长度大于与位于第一沟槽中的凹陷半导体材料的上方和侧面上的金属相关联的传输长度。

示例性实施例13：示例性实施例8、9、10、11或12的方法，其中所述金属包括第一沟槽中的源极接触部和第二沟槽中的漏极接触部。

示例性实施例14：示例性实施例8的方法，其中第一沟槽和第二沟槽形成在沟道区上方。

示例性实施例15：一种形成晶体管接触部的方法包括：在半导体衬底中形成第一沟槽和第二沟槽；在第一沟槽的内侧壁上和第二沟槽的内侧壁上形成牺牲材料；在第一沟槽的底部和第二沟槽的底部上形成半导体层；在半导体层上方用第一金属材料填充第一沟槽和第二沟槽；以及从第一沟槽的内侧壁和第二沟槽的内侧壁去除牺牲材料。在第一沟槽的内侧壁和第二沟槽的内侧壁上形成第二金属材料。

示例性实施例16：示例性实施例14的方法，还包括在衬底的背面上形成氧化物层。

示例性实施例17：示例性实施例15的方法，还包括在氧化物层上形成栅极接触部。

示例性实施例18：示例性实施例14的方法，其中第一金属材料和第二金属材料的接触长度大于与第二沟槽中的第一金属材料和第二金属材料相关联的传输长度。

示例性实施例19：示例性实施例14的方法，其中第一金属材料和第二金属材料包括第一沟槽中的源极接触部和第二沟槽中的漏极接触部。

示例性实施例20：示例性实施例14的方法，其中第一沟槽和第二沟槽形成在沟道区和钝化层上方。