电子装置及其制造方法与流程

本发明的实施例是有关于一种半导体结构及其制造方法，特别是有关于一种包括天线封装及芯片封装的电子装置及其制造方法。

背景技术：

半导体装置及集成电路用于各种电子应用，例如个人计算机、手机、数字照相机及其他电子装置。随着对缩小电子装置的需求的增长，需要更小且更具创造性的半导体装置封装技术。因此，已开始开发例如晶片级封装(wafer-levelpackaging，wlp)等封装。举例来说，晶片的管芯可以晶片级来与其他半导体装置(例如天线)一起进行加工及封装。另外，由于现代通信需要更大的频宽，因此期望具有集成天线的高性能封装设计。

技术实现要素：

根据一些实施例，所述电子装置包括芯片封装、天线图案及绝缘层。芯片封装包括半导体管芯及包围半导体管芯的绝缘包封体。天线图案电耦合到芯片封装，其中天线图案的材料包括具有熔融金属颗粒的导电粉末。绝缘层设置在芯片封装与天线图案之间，其中天线图案包括接触绝缘层的第一表面及与第一表面相对的第二表面且第二表面的表面粗糙度大于第一表面的表面粗糙度。

根据一些实施例，一种制造电子装置的方法包括至少以下步骤。在芯片封装上形成绝缘层。在绝缘层上印刷天线图案以电耦合到芯片封装，其中天线图案包括接触绝缘层的第一表面及与第一表面相对的第二表面且第一表面的表面积大于第二表面的表面积。

根据一些实施例，一种制造电子装置的方法包括至少以下步骤。通过绝缘层包封天线图案以形成天线封装，其中天线图案包括第一表面及与第一表面相对的第二表面，被绝缘层暴露出的第一表面的表面积大于接触绝缘层的第二表面的表面积。将天线封装贴合到芯片封装，其中绝缘层位于芯片封装与天线图案之间。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的方面。注意到，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1a到图1h是根据本公开一些实施例的电子装置的制造方法中各个阶段的示意性剖视图。

图2a及图2b是根据本公开一些示例性实施例的图1h中所分别绘示的虚线框a及虚线框b的放大示意性剖视图。

图3是根据本公开一些实施例的图1h的示意性俯视图。

图4是根据本公开一些实施例的电子装置的示意性剖视图。

图5是根据本公开一些示例性实施例的图4中所绘示的虚线框c的放大示意性剖视图。

图6是根据本公开一些实施例的图4的示意性俯视图。

图7是根据本公开一些实施例的电子装置的示意性剖视图。

图8是根据本公开一些实施例的电子装置的示意性剖视图。

图9a及图9b是根据本公开一些实施例的芯片封装的制造方法中各个阶段的示意性剖视图。

图10a到图10d是根据本公开一些实施例的天线图案及绝缘层的制造方法中各个阶段的示意性剖视图。

图11是根据本公开一些实施例的电子装置的示意性剖视图。

[符号的说明]

10a、10b、10c：芯片封装

10d：天线封装

50、50’：临时载体

52：剥离层

52a：介电子层

52b：离型子层

60：管芯贴合膜

70：胶带

80：粘合层

100：第一重布线结构

100a、800a、800a’：第一表面

100b、800b、800b’：第二表面

112：第一介电层

112a、112b：介电层

114：第一图案化导电层

202：第一层间穿孔

204：第二层间穿孔

300、300’：半导体管芯

310：半导体衬底

320：导电接垫

330：钝化层

340：导通孔

350：防护层

400：绝缘包封体

500：第二重布线结构

512：第二介电层

512a、512b：图案化介电层

514：第二图案化导电层

514a、514b：图案化导电层

600：导电端子

700、700a、700b、700c：绝缘层

720：第一绝缘子层

740：第二绝缘图案

740’：第二绝缘子层

800、800’：天线图案

800c、800c’：倾斜侧壁

800d、rc：圆角

810：粘合剂

820：导电粉末

900、900’：保护层

a、b、c：虚线框

ed1、ed2、ed3、ed4、ed5：电子装置

θ：侧壁内角

具体实施方式

以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件、值、操作、材料、排列等的具体实例以简化本公开。当然，这些仅为实例且并非旨在进行限制。预期存在其他组件、值、操作、材料、排列等。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征，从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简单及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。

另外，为易于说明，本文中可能使用例如“位于……下方(beneath)”、“位于……下面(below)”、“下部的(lower)”、“位于……上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。

另外，为易于说明，本文中可能使用例如“第一(first)”、“第二(second)”、“第三(third)”、“第四(fourth)”等用语来阐述图中所示的相似的元件或特征或者不同的元件或特征，且可依据呈现次序或说明的上下文而互换地使用。

还可包括其他特征及工艺。举例来说，可包括测试结构以帮助对三维(three-dimensional，3d)封装或三维集成电路(three-dimensionalintegratedcircuit，3dic)装置进行验证测试。所述测试结构可包括例如在重布线层中或衬底上形成的测试接垫(testpad)，以便能够对3d封装或3dic进行测试、使用探针和/或探针卡(probecard)等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可与包含对已知良好管芯(knowngooddie)进行中间验证的测试方法论结合使用以提高良率并降低成本。

图1a到图1h是根据本公开一些实施例的电子装置的制造方法中各个阶段的示意性剖视图。参照图1a，在一些实施例中，在临时载体50之上形成第一重布线结构100。在一些实施例中，可在临时载体50上设置剥离层(未示出)且第一重布线结构100可形成在剥离层上。举例来说，剥离层是可在后续工艺中帮助移除临时载体50的光热转换(light-to-heatconversion，lthc)离型层。临时载体50可包含可在半导体加工期间提供结构支撑的任何合适的材料。举例来说，临时载体50的材料包括金属、玻璃、陶瓷、硅、其组合、其多层等。

在一些实施例中，第一重布线结构100具有第一表面100a及与第一表面100a相对的第二表面100b。在此阶段，第一表面100a面朝上以进行加工且第二表面100b贴合到临时载体50。举例来说，第一重布线结构100包括依序形成在临时载体50上的介电层112a、第一图案化导电层114及介电层112b。在一些实施例中，介电层112a及112b由相同的材料制成，因此介电层112a及112b可统称为第一介电层112。在一些实施例中，第一介电层112可为由聚苯并恶唑(polybenzoxazole，pbo)、聚酰亚胺(polyimide，pi)、苯并环丁烯(benzocyclobutene，bcb)、其组合等制成的聚合物层。在一些实施例中，形成在介电层112a上的第一图案化导电层114可包括馈线(feedline)及导电接地面(groundplane)(未示出)。举例来说，第一图案化导电层114的馈线可电连接到其他后续形成的导电元件以进行信号传输且第一图案化导电层114的导电接地面可电连接到接地线。第一图案化导电层114的材料可包括铜、镍、钛、其组合等。应注意，介电层和/或图案化导电层的数目不受图1a中呈现的例示所限制。在一些实施例中，可形成更多介电层和/或更多图案化导电层且所述更多介电层和/或所述更多图案化导电层可交替地堆叠以形成第一重布线结构。

继续参照图1a，可在第一重布线结构100之上形成一个或多个第一层间穿孔(throughinterlayervia，tiv)202及一个或多个第二tiv204以电耦合到第一图案化导电层114。应注意，第一tiv202及第二tiv204的数目不受图1a中呈现的例示所限制。在一些实施例中，形成第一tiv202的方法包括以下步骤。在形成具有暴露出第一图案化导电层114的至少部分的多个开口的经图案化的介电层112b之后，可在经图案化的介电层112b之上以及被经图案化的介电层112b的开口暴露出的第一图案化导电层114之上形成晶种材料(未示出)。晶种材料包括钛/铜复合层且是通过例如溅镀工艺(sputteringprocess)或其他合适的方法形成。之后，在晶种材料上形成具有开口的光刻胶层(未示出)且光刻胶层的开口暴露出后续形成的tiv的预期位置。然后，可执行镀覆工艺(platingprocess)以在被光刻胶层的开口暴露出的晶种材料上形成金属层(例如铜层)。接着移除光刻胶层及下伏的晶种材料以形成第一tiv202。

在一些实施例中，第二tiv204可通过前面的步骤与第一tiv202一起形成以电耦合到第一重布线结构100。在一些替代实施例中，第二tiv204可通过拾取预制作的tiv并将预制作的tiv放置到第一介电层112上来形成。在一些实施例中，对第二tiv204进行排列以形成多个偶极天线(dipoleantenna)。举例来说，每一偶极天线包括可为两侧对称的导电元件的偶极臂(dipolearm)。在一些实施例中，所述偶极天线中的每一者在俯视图中具有两个l形偶极臂。如图1a中所示，第二tiv204具有比第一tiv202的尺寸(例如宽度)大的尺寸(例如宽度)。在一些替代实施例中，第二tiv204可具有实质上等于或小于第一tiv202的尺寸(例如宽度)的尺寸(例如宽度)。第一tiv202在形式上可为圆柱或具有不同的多边形剖面形状的支柱。然而，第一tiv202及第二tiv204的形状在本公开中不受限制。第一tiv202可设置在第二tiv204与后续设置的半导体管芯(如图1c中所示)之间。在一些替代实施例中，可省略第二tiv204。可依据产品需求而可选地形成第二tiv204。

参照图1b，可拾取半导体管芯300(或集成电路组件)并将半导体管芯300放置到第一重布线结构100的第一表面100a上。在一些实施例中，可在形成第一tiv202和/或第二tiv204之后，在第一重布线结构100上设置一个或多个半导体管芯300。在一些替代实施例中，可在形成第一tiv202和/或第二tiv204之前拾取一个或多个半导体管芯300并将所述一个或多个半导体管芯300放置到第一介电层112上。半导体管芯300还可包括相同类型或不同类型的附加的管芯/芯片。举例来说，半导体管芯300包括至少一个无线及射频(radiofrequency，rf)管芯。

在一些实施例中，半导体管芯300包括半导体衬底310、多个导电接垫320及钝化层330。在一些实施例中，导电接垫320设置在半导体衬底310的有源表面上。钝化层330形成在半导体衬底310之上且包括部分地暴露出导电接垫320的接触开口。半导体衬底310可为包括形成在半导体衬底310中的有源组件(例如晶体管等)及无源组件(例如电阻器、电容器、电感器等)的硅衬底。导电接垫320可为铝垫、铜垫或其他合适的金属接垫。钝化层330可包括堆叠的多子层，堆叠的多子层包括氧化硅层、氮化硅层、pi层、pbo层或由其他合适的聚合物形成的介电层。在一些实施例中，半导体管芯300可设置有管芯贴合膜60，管芯贴合膜60粘合到半导体管芯300的与有源表面相对的背面。在设置半导体管芯300之后，半导体管芯300通过管芯贴合膜60贴合到第一重布线结构100的第一表面100a。

参照图1c，在第一重布线结构100的第一表面100a之上形成绝缘包封体400以包裹在半导体管芯300、第一tiv202及第二tiv204周围。在一些实施例中，对半导体管芯300、第一tiv202及第二tiv204进行包覆模制(over-molded)并将半导体管芯300、第一tiv202及第二tiv204嵌入在绝缘包封体400中，并且执行刻蚀工艺或抛光工艺(polishingprocess)以部分地移除绝缘包封体400来以可触及的方式暴露出至少半导体管芯300的导电接垫320、第一tiv202的顶表面及第二tiv204的顶表面以进行进一步电连接。绝缘包封体400可包含模制化合物、模制底部填充胶、环氧树脂等且可通过模制工艺形成。

参照图1d，在半导体管芯300、第一tiv202、第二tiv204及绝缘包封体400上形成第二重布线结构500。在一些实施例中，第二重布线结构500包括第二介电层512、第二图案化导电层514。在一些实施例中，第二介电层512可包括多于一个图案化介电层(例如512a及512b)。在一些实施例中，第二图案化导电层514可包括多于一个图案化导电层(例如514a及514b)。第二介电层512的材料及第二图案化导电层514的材料可分别与第一介电层112的材料及第一图案化导电层114的材料相似，因此本文中不再对其进行赘述。

在一些实施例中，第二重布线结构500可使用至少以下步骤形成。举例来说，首先，在半导体管芯300、第一tiv202、第二tiv204及绝缘包封体400之上形成具有多个开口的图案化介电层512a且图案化介电层512a包括暴露出半导体管芯300的部分、第一tiv202的部分及第二tiv204的部分的开口。接下来，在图案化介电层512a上以及在图案化介电层512a的开口中形成图案化导电层514a，以物理性地接触半导体管芯300的导电接垫320、第一tiv202及第二tiv204。接下来，在图案化介电层512a之上形成图案化介电层512b以覆盖图案化导电层514a，图案化介电层512b可具有暴露出图案化导电层514a的至少部分的多个开口。随后，在图案化介电层512b上以及在图案化介电层512b的开口中形成图案化导电层514b以物理性地接触经由图案化介电层512b暴露出的图案化导电层514a。在一些实施例中，图案化导电层514b的部分可被称为凸块下金属(under-ballmetallurgy，ubm)图案以用于后续植球工艺(ball-mountingprocess)。在一些替代实施例中，图案化导电层514b可包括连接垫(未示出)以对电子组件(例如电容器、电阻器、电感器等)进行结合。

继续参照图1d，考虑到在结构中的放置方式，第一重布线结构100可被称为背侧重布线结构(backsideredistributionstructure)，第二重布线结构500可被称为前侧重布线结构(frontsideredistributionstructure)。在一些实施例中，由于第一重布线结构100及第二重布线结构500对半导体管芯300的电信号进行重新布线且在半导体管芯300的范围之外进行重新布线，因此第一重布线结构100及第二重布线结构500可被称为扇出型重布线结构(fan-outredistributionstructure)。在一些实施例中，从半导体管芯300输出的信号可按顺序经由第二图案化导电层514的部分、第一tiv202的部分及第一图案化导电层114的部分进行传输，第二图案化导电层514的所述部分、第一tiv202的所述部分及第一图案化导电层114的所述部分可被统称为馈线。在一些实施例中，电连接到第二重布线结构500的第二图案化导电层514的第二tiv204可不物理性地接触第一重布线结构100的第一图案化导电层114。

参照图1e，可在被图案化介电层512b暴露出的图案化导电层514b上形成一个或多个导电端子600，以通过第二重布线结构500对半导体管芯300进行电连接。在一些实施例中，导电端子600由具有低电阻率的导电材料制成，例如sn、pb、ag、cu、ni、bi或其合金。导电端子600可为焊料球、球栅阵列(ballgridarray，bga)球或形成为其他形状的其他合适的导电材料。举例来说，导电端子600可通过植球工艺(ballplacementprocess)和/或回焊工艺(reflowprocess)设置在图案化导电层514b的ubm图案上。应注意，导电端子600的数目不受图1e中呈现的例示所限制。

参照图1f，在形成导电端子600之后，可将临时载体50与第一重布线结构100的第二表面100b分隔开，接着移除临时载体50。在一些实施例中，通过利用紫外线(ultraviolet，uv)或激光(laser)辐照设置在临时载体50与第一重布线结构100之间的剥离层来将临时载体50从第一重布线结构100的第一介电层112剥离。至此，完成芯片封装10a的制造。在一些实施例中，芯片封装10a可被称为集成扇出型(integratedfan-out，info)封装。在一些实施例中，可将芯片封装10a翻倒(例如上下翻转)并设置在胶带70上以进行如图1f中所示的进一步加工。

参照图1g，在形成芯片封装10a之后，提供绝缘层700。在一些实施例中，将绝缘层700层压到芯片封装10a的第一重布线结构100的第二表面100b上。在一些实施例中，绝缘层700由一种或多种低的损耗因数(dissipationfactor，df)和/或低的介电常数(permittivity，dk)材料制成。在一些实施例中，绝缘层700包括聚合物层。举例来说，绝缘层700包含感光性材料，例如pbo、pi、bcb、其组合等。在一些实施例中，绝缘层700可通过合适的制作技术(例如旋转涂布(spin-coating)、层压(lamination)、沉积(deposition)等)形成。在一些实施例中，绝缘层700包含环氧树脂或任何合适类型的模制材料。依据高速应用的频率范围，可基于电子装置所需的电性质来选择绝缘层700的合适的材料。

图2a及图2b是根据本公开一些示例性实施例的图1h中所分别绘示的虚线框a及虚线框b的放大示意性剖视图，图3是根据本公开一些实施例的图1h的示意性俯视图。参照图1h、图2a、图2b及图3，在绝缘层700上形成天线图案800以电耦合到芯片封装10a。在一些实施例中，天线图案800以阵列(例如n×n阵列或n×m阵列(n、m>0，n可等于m或可不等于m))的形式在半导体管芯300的预期位置内排列在绝缘层700上。天线图案800的阵列的大小可基于需求来指定及选择且并不限于本公开。在某些实施例中，天线图案800可包括排列成阵列的导电区块，在俯视图(例如图3)中，天线图案800的导电区块的形状可为圆形、椭圆形、蛋形、正方形、矩形、四边形、六边形、八边形或任何合适的多边形形状。在一些实施例中，天线图案800的导电区块可具有圆角(roundedcorner)rc，天线图案800的导电区块在俯视图中的形状可为修圆的多边形形状。在一些实施例中，天线图案800可由导电膏制成。举例来说，可将导电膏直接涂在绝缘层700的与芯片封装10a相对的顶表面上，接着将导电膏固化以形成天线图案800。在一些实施例中，导电膏通过点胶工艺(dispensingprocess)、涂布工艺(coatingprocess)或喷涂工艺(sprayingprocess)而被作为一系列的点(dot)涂在预定位置处以形成预期的图案。在一些实施例中，天线图案800可通过印刷工艺(例如网板印刷工艺(screenprintingprocess)或钢板印刷工艺(stencilprintingprocess))形成在绝缘层700上。举例来说，在绝缘层700之上放置具有孔隙的图案化掩模(例如钢板或网板；未示出)，接着经由图案化掩模的孔隙将导电膏涂到绝缘层700上。在一些实施例中，执行固化工艺来使所涂的导电膏固化以形成天线图案800。可利用其他合适的技术在绝缘层700上形成天线图案800。

在一些实施例中，用于形成天线图案800的材料包括粘合剂810及与粘合剂810混合的导电粉末820。导电粉末820可包含具有良好导电率的颗粒，例如纯金属(puremetal)(例如铜、银、金等)颗粒、金属合金(例如铜银合金)颗粒或其混合物。在一些实施例中，导电粉末820的颗粒包括金属颗粒。在一些实施例中，导电粉末820的颗粒可涂布有导电材料以表现出改善的传导或传输。举例来说，导电粉末820可包含涂布有银的铜颗粒。用于散布导电粉末820的粘合剂810可包含环氧树脂、酚醛树脂等。在一些实施例中，用于形成天线图案800的材料(天线图案材料)还包括与粘合剂810及导电粉末820混合的一小部分挥发性溶剂(volatilesolvent)以调节导电膏的流动性(fluidity)及粘度(viscosity)。举例来说，在将天线图案材料(例如导电膏)作为半流体(semi-fluid)涂到绝缘层700上之后，可执行固化工艺以使导电膏硬化(solidify)。在一些实施例中，在固化工艺期间，可对导电粉末820的颗粒进行熔融(fuse)及聚集(aggregate)或者汞齐化(amalgamate)以形成具有更大的大小的熔融颗粒。在固化工艺期间，可将导电膏中的挥发性溶剂移除或消除(dispel)。在一些实施例中，用于固化天线图案材料的条件包括使天线图案材料经受约130℃±10℃的温度达约30分钟。固化条件可依据设计要求来调节而并不限于此。

在一些实施例中，天线图案材料中所含的导电粉末820所占的重量百分比约80％到重量百分比约95％。在一些实施例中，天线图案800的材料中所含有的导电粉末820可具有介于近似85％到95％的范围内的重量百分比。导电膏中的粘合剂810可具有介于近似5％到15％的范围内的重量百分比。在固化工艺之前或在固化工艺之后所测量的导电粉末820的重量百分比及粘合剂810的重量百分比可因溶剂的损耗而稍微变化。在一些实施例中，在固化工艺之后，天线图案材料的形状可因天线图案材料的改变而改变或因在固化工艺中施加的热应力而改变。在一些实施例中，在固化工艺之后，形成的天线图案800可具有底部部分大于上部部分的梯形轮廓。在一些实施例中，形成的天线图案800可具有倾斜的侧壁和/或圆角。在一个实施例中，天线图案800包括接触绝缘层700的第一表面(即底表面)800a及与第一表面800a相对的第二表面(即顶表面)800b，如图2a及图3中所示，第一表面800a的表面积大于第二表面800b的表面积。

继续参照图1h及图2a，在一些实施例中，天线图案800还包括连接到第一表面800a及第二表面800b的至少一个倾斜侧壁800c。在一些实施例中，倾斜侧壁800c与第二表面800b在虚线框a中所指示的天线图案800的外围处形成圆角800d。圆角800d的半径可介于约0.02μm与约20μm之间的范围内。在一些实施例中，第一表面800a与倾斜侧壁800c形成侧壁内角θ。倾斜侧壁800c与第一表面800a相交而成的侧壁内角θ可为锐角。在天线图案800的形成工艺中使用不同条件的情况下，侧壁内角θ可介于约30度到约90度的范围内。与虚线框a相邻的虚线框b可表示为天线图案800的中心部分。继续参照图2a及图2b，第二表面800b的表面粗糙度大于第一表面800a的表面粗糙度。在一些实施例中，通过印刷形成的天线图案800的第二表面800b的表面粗糙度大于通过镀覆形成的第二重布线结构500的图案化导电层的表面粗糙度或大于通过镀覆形成的第一重布线结构100的第一图案化导电层的表面粗糙度。天线图案800的第二表面800b可为粗糙的且可为不完全光滑的。本文中使用表面粗糙度来衡量表面纹理(surfacetexture)(表面高度的不均匀性)。举例来说，天线图案800的第二表面800b的粗糙度值(roughnessvalue)介于约1μm到约5μm的范围内。通过印刷工艺、点胶工艺、喷涂工艺等形成的天线图案800的第二表面800b的表面粗糙度可比通过镀覆工艺形成的天线图案的表面粗糙度大至少十倍或百倍。应理解，图2a及图2b的例示是示意性且并非按比例绘制。

在形成天线图案800之后，移除胶带70，并可执行单体化工艺(singulationprocess)以形成图1h中所示的多个电子装置ed1。在一些实施例中，电子装置ed1还可安装有附加的芯片封装、封装衬底或其他电子装置以基于需求而通过导电端子600和/或其他附加的导电连接件来形成堆叠封装(package-on-package，pop)结构。

如上所述，在芯片封装10a的第一重布线结构100中传输的信号可电耦合到天线图案800。天线图案800可被称为贴片天线(patchantenna)。设置在芯片封装10a与天线图案800之间且具有低的dk及低的df的材料性质的绝缘层700可能够提供低损耗传输路径，从而使天线能够实现更高的增益(gain)。在一些实施例中，电子装置ed1可在毫米波(millimeterwave)范围内工作，但不限于此。包含与导电粉末820混合的粘合剂810的天线图案800可直接接触绝缘层700。由于粘合剂810可粘合到绝缘层700，因此可省略天线图案800与绝缘层700之间附加的结合层，从而减少电子装置ed1的加工步骤及制造成本。

图4是根据本公开一些实施例的电子装置的示意性剖视图，图5是根据本公开一些示例性实施例的图4中所绘示的虚线框c的放大示意性剖视图，图6是根据本公开一些实施例的图4的示意性俯视图。图4中所示电子装置ed2与图1a中所示电子装置ed1相似。在所有图式中，相同或相似的标号代表相同或相似的元件且不再对其进行赘述。参照图4到图6，电子装置ed2还包括保护层900，保护层900包封天线图案800且覆盖绝缘层700的至少部分。举例来说，在形成天线图案800之后，保护层900利用溅镀/刻蚀工艺、印刷工艺或其他合适的技术沉积在绝缘层700上以覆盖天线图案800。举例来说，保护层900的材料可印刷在绝缘层700上，形成保护层900所利用的图案化掩模(未示出)的孔隙的大小可大于形成天线图案800所利用的图案化掩模的孔隙的大小。因此，在印刷保护层900之后，天线图案800的倾斜侧壁及第二表面被保护层900覆盖。在一些实施例中，保护层900可具有与天线图案800的表面轮廓实质上共形的表面轮廓。换句话说，保护层900可如图5及图6中所示具有底表面、顶表面及连接到顶表面及底表面的倾斜侧壁。在一些实施例中，保护层900可包括连接到倾斜侧壁及顶表面的圆角。在一些实施例中，保护层900的外表面比天线图案800的外表面(被保护层900覆盖的表面)平坦。天线图案800的外表面的表面粗糙度可大于保护层900的外表面的表面粗糙度。

举例来说，保护层900包含具有比天线图案800的材料的表面氧化速率低的表面氧化速率的导电材料。保护层900可为单层或可包括彼此堆叠的多个子层。举例来说，保护层900包括连接到天线图案800的第二表面800b的第一子层以及堆叠在第一子层上的第二子层。夹置在天线图案800与第二子层之间的第一子层可具有相比于第二子层具有更好的润湿性(wettability)及更好的导电率的材料性质。保护层900的子层可包括不锈钢(stainlesssteel)子层、钛子层(或钛/铜复合子层)或其他合适的复合子层。在一些实施例中，保护层900的第一子层可由钛(或钛/铜)制成，保护层900的第二子层可由不锈钢制成。在一些其他实施例中，保护层900可包括多于两个子层。举例来说，首先可在天线图案800上形成第一不锈钢子层，接着可在第一不锈钢子层上依序堆叠钛子层(或钛/铜复合子层)以及第二不锈钢子层。最外的不锈钢子层可用作防止氧化的屏障(barrier)。钛子层(或钛/铜复合子层)可帮助实现天线图案800的更好的导电率及用于在层之间实现更好的粘合的良好润湿性，从而增强天线性能。可依据不同工作频率的天线应用来对保护层900的厚度进行调节。举例来说，对于60ghz应用的天线，保护层900的厚度可依据所涂的材料而介于约5μm到约20μm的范围内。在一些替代实施例中，对于其他工作频率(例如大于60ghz)应用的天线，保护层900的厚度可小于20μm。

图7是根据本公开一些实施例的电子装置的示意性剖视图。参照图7，电子装置ed3包括芯片封装10b、电耦合到芯片封装10b的天线图案800、设置在芯片封装10b与天线图案800之间的绝缘层700a以及包封天线图案800的保护层900’。举例来说，芯片封装10b包括多于一个半导体管芯300。半导体管芯300可包括选自以下的相同类型或不同类型的管芯：数字管芯(digitaldie)、模拟管芯(analogdie)或混合信号管芯(mixedsignaldie)、应用专用集成电路(application-specificintegratedcircuit，asic)管芯、传感器管芯(sensordie)、存储器管芯(memorydie)或逻辑管芯(logicdie)或者其他合适的管芯。举例来说，半导体管芯300可包括至少一个无线及rf管芯。

绝缘层700a可包括连接到芯片封装10b的第一绝缘子层720及堆叠在第一绝缘子层720上的第二绝缘图案740。举例来说，在第一绝缘子层720上形成第二绝缘图案740之后，第一绝缘子层720的部分被第二绝缘图案740暴露出。天线图案800可与第二绝缘图案740交叠且可贴合到第二绝缘图案740上。第一绝缘子层720的材料与第二绝缘图案740的材料可为相同的，并且第一绝缘子层720的材料及第二绝缘图案740的材料可与图1g中所示绝缘层700的材料相似。在一些实施例中，第二绝缘图案740可具有与第一绝缘子层720不同的材料组合物。举例来说，可利用具有较低的df和/或较低的dk的材料来形成第二绝缘图案740或第一绝缘子层720。在形成绝缘层700a之后，天线图案800可形成在第二绝缘图案740上，接着保护层900’形成在绝缘层700a的第二绝缘图案740上以包封天线图案800。

在一些实施例中，可将保护层900’的合适的材料印刷在天线图案800上，以用于形成包封天线图案800的保护层900’。举例来说，形成保护层900’所利用的图案化掩模(未示出)的孔隙的大小可大于第二绝缘图案740的大小。因此，在形成保护层900’之后，第二绝缘图案740的顶表面及第二绝缘图案740的侧壁可被保护层900’包裹。在一些替代实施例中，可将保护层900’的合适的材料溅镀在绝缘层700a及天线图案800之上，接着刻蚀保护层900’的材料的部分以形成保护层900’。因此，天线图案800的第一表面连接到第二绝缘图案740，天线图案800的倾斜侧壁及第二表面被保护层900’覆盖。在一些实施例中，沉积在第二绝缘图案740的侧壁上的保护层900’的材料的部分可在刻蚀步骤期间被移除，因而第二绝缘图案740的侧壁被保护层900’暴露出。在一些替代实施例中，第二绝缘图案740的侧壁以及顶表面的至少部分可被保护层900’暴露出。

图8是根据本公开一些实施例的电子装置的示意性剖视图。参照图8，电子装置ed4与图7中所示的电子装置ed3相似。不同之处在于电子装置ed4的绝缘层700b包括连接到芯片封装10b的第一绝缘子层720及堆叠在第一绝缘子层720上的第二绝缘子层740’。第一绝缘子层720的大小与第二绝缘子层740’的大小可实质上相等。在一些实施例中，第二绝缘子层740’可用作平坦层且天线图案800设置在第二绝缘子层740’上。设置在第二绝缘子层740’上的保护层900包封天线图案800。保护层900在第二绝缘子层740’的顶表面上的覆盖面积可取决于保护层900的形成工艺及厚度。

图9a及图9b是根据本公开一些实施例的芯片封装的制造方法中各个阶段的示意性剖视图，所述制造方法与图1a到图1f中所示的制造方法相似。在所有图式中，相同或相似的标号代表相同或相似的元件且不再对其进行赘述。参照图9a，在临时载体50上形成第一重布线结构100。在第一重布线结构100上形成第一tiv202。设置半导体管芯300’且将半导体管芯300’通过管芯贴合膜60贴合到第一重布线结构100上。在一些实施例中，半导体管芯300’还可包括形成在钝化层330的接触开口中的导通孔340以物理性地接触导电接垫320，并且在钝化层330上形成防护层350以覆盖导通孔340。

在一些实施例中，绝缘包封体400可使用至少以下步骤形成。首先，在第一重布线结构100上包覆模制包封材料(未示出)，以使半导体管芯300’的导通孔340及防护层350以及第一tiv202被包封材料包封。换句话说，导通孔340及防护层350不被露出且被包封材料良好地保护。之后，对包封材料进行研磨直到导通孔340的顶表面及第一tiv202的顶表面被暴露出为止，以形成绝缘包封体400。举例来说，通过机械研磨工艺(mechanicalgrindingprocess)和/或化学机械抛光(chemicalmechanicalpolishing，cmp)工艺对包封材料进行研磨。在一些实施例中，在包封材料的研磨工艺期间，对防护层350进行研磨以露出导通孔340。在研磨之后，半导体管芯300’具有有源表面并且导通孔340的部分以可触及的方式在半导体管芯300’的有源表面处露出。

参照图9b，随后在绝缘包封体400上依序形成第二重布线结构500及导电端子600以形成芯片封装10c。可将芯片封装10c翻倒并设置在胶带70上，并可移除临时载体50以暴露出第一重布线结构100以进行如图1d到图1f中所示的进一步加工。为简洁起见不再进行赘述。

图10a到图10d是根据本公开一些实施例的天线图案及介电层的制造方法中各个阶段的示意性剖视图。在一些实施例中，当执行图9a到图9b中所示步骤时，可同时进行图10a到图10d中所示步骤。参照图10a，提供上面形成有剥离层52的临时载体50’，接着在剥离层52(在图10b中)上形成天线图案800’。临时载体50’可与上述临时载体50相似，因此不再进行赘述。在一些实施例中，剥离层52可包括介电子层52a及离型子层52b。离型子层52b可物理性地接触临时载体50’且介电子层52a可堆叠在离型子层52b上。举例来说，介电子层52a可由包括任何合适的聚合物系介电材料(例如bcb、pbo等)的介电材料制成。离型子层52b可由当加热时失去其粘合性质的环氧系热离型材料(例如光热转换(lthc)离型涂布膜)制成。在一些替代实施例中，剥离层52可包括由当暴露到紫外光时失去其粘合性质的uv胶制成的介电材料层。

参照图10b，可形成包括与导电粉末820混合的粘合剂810的天线图案800’且可使用印刷工艺、点胶工艺等将天线图案800’粘合在剥离层52的介电子层52a上。举例来说，在剥离层52之上放置具有孔隙的图案化掩模(例如钢板或网板；未示出)，接着经由图案化掩模的孔隙将导电膏涂到剥离层52上。在一些实施例中，执行固化工艺来将所涂的导电膏固化以形成天线图案800’。举例来说，天线图案800’包括连接到剥离层52的第一表面(即底表面)800a’、与第一表面800a’相对的第二表面(即顶表面)800b’以及连接到第一表面800a’及第二表面800b’的倾斜侧壁800c’。在一些替代实施例中，天线图案800’可依据形成天线图案800’所使用的材料的种类而通过镀覆工艺、溅镀及刻蚀工艺或其他合适的方法形成。在一些实施例中，天线图案800’以阵列的形式排列在剥离层52上。天线图案800’的阵列的大小可基于需求来指定及选择且并不限于本公开。在一些实施例中，天线图案800’可被称为贴片天线。

参照图10c及图10d，在形成天线图案800’之后，在剥离层52之上形成绝缘层700c以包封天线图案800’。换句话说，天线图案800’的倾斜侧壁800c’及第二表面800b’被绝缘层700c包裹。绝缘层700c的材料具有低的介电常数(dielectricconstant)及低的损耗正切(losstangent)性质。在一些实施例中，绝缘层700c是通过模制工艺形成。可依据设计要求而利用其他合适的技术(例如层压、沉积等)来形成绝缘层700c。在形成绝缘层700c之后，可如图10d中所示在绝缘层700c之上形成与剥离层52相对的粘合层80。

图11是根据本公开一些实施例的电子装置的示意性剖视图。参照图9b、图10d及图11，电子装置ed5包括芯片封装10c及堆叠在芯片封装10c上的天线封装10d。举例来说，在形成粘合层80之后，可将图10d中所示的结构翻倒，以使嵌入在绝缘层700c中的天线图案800’可如图9b中所示通过粘合层80贴合到第一重布线结构100上。可通过剥离离型子层52b来移除临时载体50’，而保留在芯片封装10c上的结构可被笼统地视为天线封装10d。被绝缘层700c暴露出的天线图案800’的第一表面800a’的表面积可大于连接到绝缘层700c的第二表面800b’的表面积。在一些实施例中，介电子层52a可保留在绝缘层700c上来覆盖天线图案800’的第一表面800a’以防止天线图案800’氧化或被损坏。在其中天线图案800’以混合形式包含一定比例的抗氧化材料的一些替代实施例中，可移除介电子层52a以暴露出天线图案800’的第一表面800a’。在贴合芯片封装10c及天线封装10d之后，移除胶带70并可执行单体化工艺，以形成多个电子装置ed5。在单体化工艺之后，天线封装10d的侧壁与芯片封装10c的侧壁可在天线封装10d与芯片封装10c的堆叠方向上实质上对齐。

根据一些实施例，所述电子装置包括芯片封装、天线图案及绝缘层。芯片封装包括半导体管芯及包围半导体管芯的绝缘包封体。天线图案电耦合到芯片封装，其中天线图案的材料包括具有熔融金属颗粒的导电粉末。绝缘层设置在芯片封装与天线图案之间，其中天线图案包括接触绝缘层的第一表面及与第一表面相对的第二表面且第二表面的表面粗糙度大于第一表面的表面粗糙度。

在一些实施例中，所述天线图案包括连接到所述第一表面及所述第二表面的侧壁以及所述侧壁与所述第一表面相交而成的侧壁内角，所述侧壁内角是锐角。在一些实施例中，所述天线图案的所述第一表面的面积大于所述第二表面的面积。在一些实施例中，所述的电子装置还包括保护层，其包封所述天线图案且覆盖所述绝缘层的至少部分。在一些实施例中，所述保护层包含具有比所述天线图案的材料的表面氧化速率低的表面氧化速率的导电材料。在一些实施例中，所述保护层包括与所述天线图案的表面轮廓实质上共形的表面轮廓。在一些实施例中，所述绝缘层包括绝缘图案，所述天线图案设置在所述绝缘图案的顶表面上，所述保护层覆盖所述绝缘图案的所述顶表面及所述绝缘层的侧壁。在一些实施例中，所述天线图案嵌入在所述绝缘层中且所述天线图案的所述第一表面被所述绝缘层暴露出。在一些实施例中，所述天线图案包括排列成阵列的多个导电区块且所述天线图案的所述导电区块中的每一者包括圆角。

根据一些实施例，一种制造电子装置的方法包括至少以下步骤。在芯片封装上形成绝缘层。在绝缘层上印刷天线图案以电耦合到芯片封装，其中天线图案包括接触绝缘层的第一表面及与第一表面相对的第二表面且第一表面的表面积大于第二表面的表面积。

在一些实施例中，印刷所述天线图案包括在所述绝缘层之上放置图案化掩模，其中所述图案化掩模包括暴露出所述绝缘层的至少部分的多个孔隙、以及将导电膏涂到所述图案化掩模的所述孔隙中以直接接触所述绝缘层。在一些实施例中，印刷所述天线图案还包括将涂在所述绝缘层上的所述导电膏固化以形成所述天线图案。在一些实施例中，所述的方法还包括在所述绝缘层上形成保护层以覆盖所述天线图案，其中所述保护层包含具有比所述天线图案的材料的表面氧化速率低的表面氧化速率的导电材料。在一些实施例中，形成所述绝缘层包括在所述芯片封装上形成第一绝缘子层、以及在所述第一绝缘子层上形成第二绝缘图案以形成所述绝缘层。在一些实施例中，在所述绝缘层的所述第二绝缘图案上印刷所述天线图案，所述方法还包括在所述绝缘层的所述第二绝缘图案上形成保护层以覆盖所述天线图案。在一些实施例中，在形成所述绝缘层之前设置所述芯片封装，设置所述芯片封装包括在第一重布线结构上设置半导体管芯，其中所述半导体管芯电连接到所述第一重布线结构、以及通过绝缘包封体包封所述半导体管芯以形成所述芯片封装。

根据一些实施例，一种制造电子装置的方法包括至少以下步骤。通过绝缘层包封天线图案以形成天线封装，其中天线图案包括第一表面及与第一表面相对的第二表面，被绝缘层暴露出的第一表面的表面积大于接触绝缘层的第二表面的表面积。将天线封装贴合到芯片封装，其中绝缘层位于芯片封装与天线图案之间。

在一些实施例中，形成所述天线封装包括在临时载体上印刷导电膏以形成所述天线图案、在所述临时载体上形成所述绝缘层以包封所述天线图案、以及在形成所述天线封装之后移除所述临时载体。在一些实施例中，在所述临时载体上印刷所述导电膏包括在所述临时载体之上放置图案化掩模，其中所述图案化掩模包括暴露出所述临时载体的至少部分的多个孔隙、将所述导电膏涂到所述临时载体上的所述图案化掩模的所述孔隙中、以及将所述临时载体上的所述导电膏固化以形成所述天线图案。在一些实施例中，形成所述天线封装还包括在将所述天线封装贴合到所述芯片封装之前，在所述绝缘层上形成与所述天线图案相对的粘合层。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。