一种半导体结构及其制备方法与流程

本发明属于半导体技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术：

在现有的半导体制作技术中，通常在半导体衬底上制作各种半导体器件结构，例如：有源区、隔离区，以及有源区中的晶体管源/漏极和栅极，半导体器件结构所在的部分称为半导体器件层。众所周知，半导体器件结构之间的信号传输是通过所述半导体器件层上方的若干金属互连层实现，所述若干金属互连层呈层叠结构。对射频(rf)功率器件而言，一般在位于最上层的金属互连层上方，还会形成作为rf功率器件天线的金属层，其厚度大约为10微米。因其厚度是位于半导体器件层上方的金属互连层厚度的50倍，因此称其为超厚金属层(ultra-thicknessmetal，utm)。在实际应用中，超厚金属层要与底层的金属层连接，这就需要在金属互连层中蚀刻出用于超厚金属层要与底层的金属层连接的通道，由于金属互连层由各种材料构成，密度差异较大，且金属互连层的厚度较厚，需要蚀刻的深度过大，这些都势必造成蚀刻难度的增加，不但会增加制造成本，还会导致蚀刻均一性较差的问题，甚至于很容易因为图案密度不同产生蚀刻的负载效应(etchloadingeffect)造成部分蚀刻的通道没有到达底层金属层，从而导致器件失效。

技术实现要素：

本发明的目的在于提供一种半导体结构及其制备方法，解决了现有的超厚金属层制备过程中存在的蚀刻难度大，蚀刻质量差，易导致器件失效的问题。

为解决上述技术问题，本发明是通过以下技术方案实现的：

本发明提供一种半导体结构的制备方法，其至少包括以下步骤：

提供一衬底；

在所述衬底上形成第一蚀刻停止层；

在所述第一蚀刻停止层上形成第一介电层；

在所述第一介电层上形成第二蚀刻停止层；

在所述第一蚀刻停止层、所述第一介电层和所述第二蚀刻停止层中形成第一通孔；

在所述第二蚀刻停止层与所述第一通孔上形成第二介电层，位于所述第一通孔两侧的所述第二介电层在所述第一通孔上方对接，使所述第一通孔形成封闭的空洞；

在所述第二介电层和所述第二蚀刻停止层中形成第二通孔，所述第二通孔与所述第一通孔连通；

加深所述第一通孔至所述衬底；

在所述第一通孔和所述第二通孔中填充金属，形成与所述衬底连接的超厚金属层。

在本发明的一个实施例中，所述第一通孔的直径小于所述第二通孔的直径。

在本发明的一个实施例中，所述第二介电层的形成速度为

在本发明的一个实施例中，所述第一通孔的形成步骤包括：

在所述第二蚀刻停止层上形成第一光刻胶层；

在所述第一光刻胶层中形成与所述第一通孔相对应的第一图案；

蚀刻所述第二蚀刻停止层和所述第一介电层，至超过所述第一蚀刻停止层预设距离时停止蚀刻，获得与所述第一图案相对应的所述第一通孔。

在本发明的一个实施例中，所述预设距离为20nm-150nm。

在本发明的一个实施例中，所述第二通孔的形成步骤包括：

在所述第二介电层上形成第二光刻胶层；

在所述第二光刻胶层中形成与所述第二通孔相对应的第二图案；

蚀刻所述第二介电层和部分所述第二蚀刻停止层，直至所述第二通孔与所述第一通孔连通，从而获得所述第二通孔。

本发明还提供了一种所述的制备方法制得的半导体结构，其包括：

衬底；

第一蚀刻停止层，位于所述衬底上；

第一介电层，位于所述第一蚀刻停止层上；

第二蚀刻停止层，位于所述第一介电层上；

第二介电层，位于所述第二蚀刻停止层上；

超厚金属层，贯穿所述第二介电层、所述第二蚀刻停止层、所述第一介电层和所述第一蚀刻停止层与所述衬底连接。

在本发明的一个实施例中，所述第一蚀刻停止层所用材料包括氮化硅、碳化硅、氮氧化硅、氟掺杂的硅酸盐玻璃或低介电常数的介电材料中的一种。

在本发明的一个实施例中，所述第二蚀刻停止层所用材料包括氮化硅、碳化硅、氮氧化硅、氟掺杂的硅酸盐玻璃或低介电常数的介电材料中的一种。

本发明在半导体结构形成超厚金属层的蚀刻过程中，在金属互连层中形成空洞，从而在后续蚀刻过程中有效的减少蚀刻量，进而节约制造成本，同时也能避免蚀刻均一性差的问题，减少蚀刻负载效应使蚀刻过程更容易到达衬底，保证器件产品的质量。另外在形成空洞时通过控制第一开口处第二介电层的封闭速率，从而控制空洞的大小，实现制程的可调性，从而适应不同的结构应用。

当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一种半导体结构的制备方法流程图；

图2为与图1中步骤s1至步骤s4对应的结构示意图；

图3和图4为与图1中步骤s5对应的结构示意图；

图5和图6为与图1中步骤s6对应的结构示意图；

图7和图8为与图1中步骤s7对应的结构示意图；

图9为与图1中步骤s8对应的结构示意图；

图10为与图1中步骤s9对应的结构示意图，同时是本发明所述的一种半导体结构。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

请参阅图1及图6所示，本发明提供了一种半导体结构的制备方法，其至少包括以下步骤：

s1.提供一衬底；

s2.在所述衬底上形成第一蚀刻停止层；

s3.在所述第一蚀刻停止层上形成第一介电层；

s4.在所述第一介电层上形成第二蚀刻停止层；

s5.在所述第一蚀刻停止层、所述第一介电层和所述第二蚀刻停止层中形成第一通孔；

s6.在所述第二蚀刻停止层与所述第一通孔上形成第二介电层，位于所述第一通孔两侧的所述第二介电层在所述第一通孔上方对接，使所述第一通孔形成封闭的空洞；

s7.在所述第二介电层和所述第二蚀刻停止层中形成第二通孔，所述第二通孔与所述第一通孔连通；

s8.加深所述第一通孔至所述衬底；

s9.在所述第一通孔和所述第二通孔中填充金属，形成与所述衬底连接的超厚金属层。

以下结合图1至图10所示，对本发明一种半导体结构的制备方法进行更详细的说明。

请参阅图1及图2所示，在步骤s1中，首先提供一衬底1，所述衬底1上具有形成在其上的一个或多个集成电路。所述衬底1的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(soi)或者绝缘体上覆锗(goi)，或者还可以为其他的材料，例如砷化镓等ⅲ、ⅴ族化合物。所述衬底1可以根据设计需求注入一定的掺杂粒子以改变电学参数，例如上述衬底1可以是一p型或n型硅衬底1。

请参阅图1及图2所示，在步骤s1中，所述衬底1还包括形成于衬底1表面的顶层金属层，本实施例中，顶层金属层例如包括铜，在其他一些实施例中，顶层金属层还可以包括铝、金、银或已知的合金，其中的一些合金包括铜。本实施例中，形成顶层金属层的方法例如可以采用铜电镀工艺(ecp)，在其他一些实施例中，还可以实施例如湿氧化、物理气相沉积法(pvd)、化学气相沉积法(cvd)、远程等离子体cvd(rpcvd)、等离子体增强cvd(pecvd)、金属有机cvd(mocvd)、溅射、电镀及其他合适的工艺和/或它们的组合，从而在衬底1表面形成顶层金属层。

请参阅图1及图2所示，在步骤s2中，在所述衬底1表面的顶层金属层上形成第一蚀刻停止层2，本实施例中，第一蚀刻停止层2包括硅氮烷聚合物(sicn)，在其他的一些实施例中，第一蚀刻停止层2还可以包括氮化硅(sin)、碳化硅(sic)、氮氧化硅(sion)、氟掺杂的硅酸盐玻璃(fsg)和低介电常数(低k)的介电材料。本实施例中，形成第一蚀刻停止层2的方法采用化学气相沉积法(cvd)，在其他一些实施例中，还可以实施例如湿氧化、物理气相沉积法(pvd)、远程等离子体cvd(rpcvd)、等离子体增强cvd(pecvd)、金属有机cvd(mocvd)、溅射、电镀及其他合适的工艺和/或它们的组合，从而在衬底1上形成第一蚀刻停止层2。

请参阅图1及图2所示，在步骤s3中，在所述第一蚀刻停止层2上形成第一介电层3，本实施例中，第一介电层3包括通过四乙氧基硅烷(teos)制备的二氧化硅，具体可以包括磷掺杂的四乙氧基硅烷(pteos)或硼磷硅酸盐四乙氧基硅烷(bpteos)，在其他的一些实施例中，第一介电层3还可以包括磷掺杂的硅酸盐玻璃(psg)、旋涂玻璃(sog)或未掺杂的硅酸盐玻璃(usg)。本实施例中，形成第一介电层3的方法采用化学气相沉积法(cvd)，在其他一些实施例中，还可以实施例如湿氧化、物理气相沉积法(pvd)、远程等离子体cvd(rpcvd)、等离子体增强cvd(pecvd)、金属有机cvd(mocvd)、溅射、电镀及其他合适的工艺和/或它们的组合，从而在第一蚀刻停止层2上形成第一介电层3。

请参阅图1及图2所示，在步骤s4中，在所述第一介电层3上形成第二蚀刻停止层4，在本实施例中，第二蚀刻停止层4包括sion，在其他的一些实施例中，第二蚀刻停止层4还可以包括sin、sic、氟掺杂的硅酸盐玻璃(fsg)和低介电常数(低k)的介电材料。本实施例中，形成第二蚀刻停止层4的方法采用化学气相沉积法(cvd)，在其他一些实施例中，还可以实施例如湿氧化、物理气相沉积法(pvd)、远程等离子体cvd(rpcvd)、等离子体增强cvd(pecvd)、金属有机cvd(mocvd)、溅射、电镀及其他合适的工艺和/或它们的组合，从而在第一介电层3上形成第二蚀刻停止层4。

请一并参阅图3及图4所示，在步骤s5中，在所述第一蚀刻停止层2、所述第一介电层3和第二蚀刻停止层4中形成第一通孔6。形成第一通孔6的具体步骤包括：

请一并参阅图3及图4所示，首先在第二蚀刻停止层4上形成第一光刻胶层5，通过光刻工艺，使用穿过与第一通孔6对应的掩膜图案的紫外光对第一光刻胶层5进行曝光。清洗曝光后的第一光刻胶层5，第一光刻胶层5被部分的去除，在第一光刻胶层5中获得与所述掩膜图案相对应的蚀刻图案。在一些实施例中，第一光刻胶层5包括聚合物材料，例如基于丙烯酸聚合物的负性光刻胶。

请一并参阅图3及图4所示，蚀刻第二蚀刻停止层4和第一介电层3，获得与第一光刻胶层5中的蚀刻图案相对应的第一开口，所述蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺或等离子体蚀刻工艺，所述蚀刻操作，当第一开口蚀刻深度低于所述第一蚀刻停止层顶面预设距离时停止蚀刻，即将所述第一蚀刻停止层蚀刻掉一部分，所述预设距离例如为20-150nm，优选的例如为100nm。蚀刻后获得与所述第一图案相对应的第一通孔6，所述第一通孔6的宽度例如为300nm，第一通孔6的深度例如为700nm。在一些实施例中，通过将源气体ch2f2和/或chf3与氮气、氩气和/或氦气一起使用来实施蚀刻工艺，在其他实施例中，还可以将c4f6和/或c4f8的蚀刻化学物质与cf4等离子体源气体一起用于实施刻蚀工艺。蚀刻后，去除第一光刻胶层5。

请一并参阅图5及图6所示，在步骤s6中，在第二蚀刻停止层4与第一通孔上6形成第二介电层7，位于第一通孔6两侧的第二介电层7在第一通孔6上方对接，使第一通孔6形成封闭的空洞8，所述空洞8的宽度为200-300nm，空洞8的深度为500-600nm。本实施例中，第二介电层7包括通过四乙氧基硅烷(teos)制备的二氧化硅，具体可以包括磷掺杂的四乙氧基硅烷(pteos)或硼磷硅酸盐四乙氧基硅烷(bpteos)，在其他的一些实施例中，第二介电层7还可以包括磷掺杂的硅酸盐玻璃(psg)、旋涂玻璃(sog)或未掺杂的硅酸盐玻璃(usg)。在其他一些实施例中，可以通过实施例如原子层沉积法(ald)、湿氧化、物理气相沉积法(pvd)、远程等离子体cvd(rpcvd)、等离子体增强cvd(pecvd)、金属有机cvd(mocvd)、溅射、电镀及其他合适的工艺和/或它们的组合，从而在第二蚀刻停止层4与第一通孔6上形成第二介电层7。本实施例中，采用化学气相沉积法(cvd)形成第二介电层7，第二介电层7的沉积厚度例如大于30000a，在实际操作中，通过增大功率和气体流量，从而提高第二介电层7的沉积速率，使所述第一开口的顶端快速的封闭起来，从而在第二介电层7、第二蚀刻停止层4、第一介电层3和第一蚀刻停止层2之间合围形成空洞8。

具体的，应当理解，本领域的技术人员可以根据半导体结构中所使用的材料不同，各层的制备方法不同，所使用的机台不同等因素，调整至适合的第二介电层7的制备参数，以及获得不同尺寸的空洞8，只要在半导体结构的制备过程中使用了形成空洞8的工艺步骤，则都属于本发明所保护的内容。

下面以具体的实施例对于形成空洞8的工艺步骤进行更详细的说明。

本实施例中采用cvd法形成第二介电层7，沉积速度与沉积面积有关，在第一开口处第二介电层7的接触角例如为270°，在第一通孔6底部第二介电层7的接触角例如为180°时，由于第二介电层7在第一开口处的接触面积更大，因此第二介电层7在第一开口处的沉积速率会比其在第一通孔6底部的沉积速率更高，当第一开口的宽度例如为300nm时，第二介电层7在所述第一开口两侧各沉积例如150-200nm，即可形成所述空洞8，而此时第一通孔6底部沉积的第二介电层7例如小于200nm，此时空洞8的高度例如为500nm。

更具体的，以applygt3型号的机台为例，当第二介电层7原料与沉积气体量之间的比值例如为teos：o2＝1：1时，电源(hrf:1100w,lrh:450w)，反应源与晶圆的距离控制在200mil，teos的沉积速率例如能达到200a/s以上，例如在10s内即可形成所述空洞8。

请一并参阅图7及图8所示，在步骤s7中，在第二介电层7和第二蚀刻停止层4中形成第二通孔10，并使第二通孔10与第一通孔6连通，第一通孔6的直径小于第二通孔10的直径；形成所述第二通孔10具体包括以下步骤：

请一并参阅图7及图8所示，首先在第二介电层7上形成第二光刻胶层9，通过光刻工艺，使用穿过与第二通孔10对应的掩膜图案的紫外光对第二光刻胶层9进行曝光。清洗曝光后的第二光刻胶层9中第二光刻胶被部分的去除，从而在第二光刻胶层9中获得与第二通孔10对应的掩膜图案相对应的蚀刻图案。在一些实施例中，第二光刻胶层9包括聚合物材料，例如基于丙烯酸聚合物的负性光刻胶。

请一并参阅图7及图8所示，蚀刻第二介电层7和部分第二蚀刻停止层4，获得与第二光刻胶层9中的所述蚀刻图案相对应的第二开口，所述蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺或等离子体蚀刻工艺，当所述第二开口深度到达所述第二蚀刻停止层4，且与所述第一通孔6相通时，停止蚀刻。此时，所述第二通孔10的宽度大于第一通孔6的宽度，具体的，所述第二通孔10的宽度例如为1.8um。在一些实施例中，通过将源气体ch2f2和/或chf3与氮气、氩气和/或氦气一起使用来实施蚀刻工艺，在其他实施例中，还可以将c4f6和/或c4f8的蚀刻化学物质与cf4等离子体源气体一起用于实施刻蚀工艺。蚀刻后，去除第二光刻胶层9。

请一并参阅图9所示，在步骤s8中，对所述第一通孔6下方的第一蚀刻停止层2继续进行蚀刻，使第一通孔6深度继续增加直至完全暴露衬底1中的顶层金属层，第二通孔10的深度例如是3.5-4um。所述蚀刻工艺可以如步骤s7中所述包括干蚀刻工艺、湿蚀刻工艺或等离子体蚀刻工艺，在一些实施例中，通过将源气体ch2f2和/或chf3与氮气、氩气和/或氦气一起使用来实施蚀刻工艺，在其他实施例中，还可以将c4f6和/或c4f8的蚀刻化学物质与cf4等离子体源气体一起用于实施刻蚀工艺。

请一并参阅图10所示，在步骤s9中，在所述第一通孔6和第二通孔10中形成超厚金属层11(utm)，使超厚金属层11与衬底1中的顶层金属层连接，从而获得本发明的半导体结构，其中超厚金属层11的厚度大于衬底1中的顶层金属层的厚度。

本发明在半导体结构形成超厚金属层11的过程中，在金属互连层中首先形成空洞8，从而在后续蚀刻第二通孔的过程中有效的减少蚀刻量，节约制造成本，同时也能避免由于蚀刻负载效应造成蚀刻均一性差的问题，使蚀刻深度更容易到达衬底1，保证器件产品的质量。另外在形成空洞8时通过控制第一开口处第二介电层7的封闭速率，从而控制空洞8的大小，实现制程的可调性，从而适应不同的结构应用。

请参阅图10所示，本发明还提供一种半导体结构，所述半导体结构通过上述方法获得，所述半导体结构包括：衬底1、第一蚀刻停止层2、第一介电层3、第二蚀刻停止层4、第二介电层7和超厚金属层11。

所述衬底1的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(soi)或者绝缘体上覆锗(goi)，或者还可以为其他的材料，例如砷化镓等ⅲ、ⅴ族化合物。所述衬底1可以根据设计需求注入一定的掺杂粒子以改变电学参数，例如上述衬底1可以是一p型或n型硅衬底1。衬底1上具有形成在其上的一个或多个集成电路。所述衬底1包括顶层金属层，本实施例中顶层金属层例如包括铜，在其他一些实施例中，顶层金属层还可以包括铝、金、银或已知的合金，其中的一些合金包括铜。在衬底1的顶层金属层上形成有第一蚀刻停止层2，本实施例中，第一蚀刻停止层2包括硅氮烷聚合物(sicn)，在其他的一些实施例中，第一蚀刻停止层2还可以包括氮化硅(sin)、碳化硅(sic)、氮氧化硅(sion)、氟掺杂的硅酸盐玻璃和低介电常数的介电材料。在第一蚀刻停止层2上形成有第一介电层3，本实施例中，第一介电层3包括通过四乙氧基硅烷(teos)制备的二氧化硅，在其他的一些实施例中，第一介电层3还可以包括未掺杂的硅酸盐玻璃(usg)。在第一介电层3上形成有第二蚀刻停止层4，在本实施例中，第二蚀刻停止层4包括sion，在其他的一些实施例中，第二蚀刻停止层4还可以包括sin、sic、氟掺杂的硅酸盐玻璃和低介电常数的介电材料。在第二蚀刻停止层4上形成有第二介电层7，在本实施例中，第二介电层7包括通过四乙氧基硅烷(teos)制备的二氧化硅，在其他的一些实施例中，第二介电层7还可以包括未掺杂的硅酸盐玻璃(usg)。超厚金属层贯穿第二介电层、第二蚀刻停止层、第一介电层和第一蚀刻停止层与所述衬底连接。超厚金属层的厚度大于衬底中金属层的厚度，例如可以为超厚金属层可以包括铝、金、银和已知的合金，其中的一些合金包括铜。

以上公开的本发明选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。