U形铁电场效应晶体管存储单元串、存储器及制备方法与流程

本发明涉及存储器领域，尤其是涉及一种u形铁电场效应晶体管存储单元串、存储器及制备方法。

背景技术：

铁电场效应晶体管(fefet)是以铁电薄膜材料替代场效应晶体管(mosfet)中的栅介质层，通过改变铁电薄膜材料的极化方向来控制沟道电流的导通和截止，从而实现信息的存储。fefet存储器具有非易失性、低功耗、读写速度快等优点，且单元结构简单，理论存储密度大。特别地，fefet可以实现三维集成，被认为是最有潜力的高密度新型存储器之一。

目前，经过研究现有三维fefet存储器的不足之处是：现有的铁电薄膜层及其器件的均一性和电学性能差，即采用同样方法制备的两个存储器的性能差异性较大；第二，在制备的过程中，铁电薄膜层与沟道层之间的界面缺陷较多，导致器件的疲劳性能较差，器件之间的阈值电压和亚阈值摆幅差异较大，导致存储器的可靠性差；第三，现有的存储器的制备过程中，需要对介质层或铁电薄膜层刻蚀，容易对介质层和铁电薄膜层损伤，造成器件性能受到影响，影响存储器的可靠性。

技术实现要素：

(一)发明目的

本发明的目的是提供一种u形铁电场效应晶体管存储单元串、存储器及制备方法，该存储单元串包括为由两个第一柱状结构通过第二柱状结构连接而形成的u形体，该u形体是通过沉积方法得到的，能够避免制备过程中对铁电薄膜层进行刻蚀，提高了存储器的可靠性；另外通过设置第一介质层和第二介质层使得铁电薄膜不直接与栅电极层和沟道层接触，避免铁电薄膜中的元素扩散及其与栅电极和沟道层的界面反应，进一步保证了铁电薄膜层和存储单元的质量和性能，减小存储单元之间的差异性，提高存储器的可靠性。

(二)技术方案

为解决上述问题，本发明的第一方面提供一种u形铁电场效应晶体管存储单元串，包括由两个第一柱状结构通过第二柱状结构连接所形成的u形体、分离层和间隔设置的多层的栅电极；每层栅电极，用于包围u形体；分离层，贯穿于多层栅电极，且位于所述u形体的开口内，用于隔离u形体的两个第一柱状结构，以使所述存储单元串中的存储单元的个数为所述存储单元串中的栅电极层数的二倍；所述柱状结构由外层至内层依次设置：第一介质层、铁电薄膜层、第二介质层和沟道层；所述第一介质层和所述第二介质层用于隔离所述铁电薄膜层，以避免所述铁电薄膜层与所述沟道层和所述栅电极直接接触，还使所述第一介质层和第二介质层均作为所述铁电薄膜层生长的种子层或应力调控层，促进所述铁电薄膜层中铁电相的生成，以使所述u形铁电场效应晶体管存储单元串中铁电薄膜层实现存储功能。

进一步的，还包括：填充层，设置在所述沟道层内，用于填满所述柱状结构的中心。

进一步的，所述沟道层的厚度不大于所述沟道层的耗尽层的厚度。

进一步的，相邻的所述栅电极之间设置有隔离层。

进一步的，所述第一介质层为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、氧化铪(hfo2)、氧化锆(zro2)、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)中的一种或多种；所述第二介质层9为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、氧化铪(hfo2)、氧化锆(zro2)、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)等中的一种或多种。

进一步的，所述铁电薄膜层为氧化铪(hfo2)、掺杂的hfo2、氧化锆(zro2)或掺杂的zro2中的一种；其中，掺杂的hfo2中掺杂的元素包括硅(si)、铝(al)、锆(zr)、镧(la)、铈(ce)、锶(sr)、镥(lu)、钆(gd)、钪(sc)、钕(nd)、锗(ge)、氮(n)等中的一种或多种。

进一步的，所述沟道层为多晶硅(si)、多晶锗(ge)、多晶硅锗(sige)，或掺杂的多晶硅(si)、掺杂的多晶锗(ge)、掺杂的多晶硅锗(sige)，掺杂元素为硼(b)、磷(p)和砷(as)中的一种或多种。

根据本发明的第二方面，提供了一种u形铁电场效应晶体管存储器，包括：基底、导电层和多个本发明第一方面提供的所述的u形铁电场效应晶体管存储单元串；所述导电层设置在所述基底上；所述u形铁电场效应晶体管存储单元串中的所述第二柱状结构嵌设在所述导电层内，所述u形铁电场效应晶体管存储单元串的两个第一柱状结构位于所述导电层外且与所述导电层垂直设置；所述分离层，设置在所述导电层上，且位于两个所述第一柱状结构之间，用于隔离两个所述第一柱状结构。

进一步地，多层的所述栅电极设置在所述导电层的表面上，相邻的所述栅电极之间设置有隔离层,所述导电层与所述栅电极之间设置有所述隔离层。

进一步地，所述隔离层为sio2或由介电常数比sio2的介电常数小的绝缘材料形成；所述栅电极为重掺杂的多晶硅，氮化物金属电极和钨(w)中的任一种。

根据本发明的第三方面，提供了一种u形铁电场效应晶体管存储器的制备方法，包括：s1：在基底1上形成导电层；s2：在所述导电层中形成至少一个沟槽，并沉积介质以填满所述沟槽；s3：在所述导电层表面依次交叠沉积隔离层和栅电极得到堆叠层，所述栅电极的层数为预设层数；s4：在每个所述沟槽的上方形成两个通孔，所述通孔贯穿所述堆叠层，且直至所述沟槽的顶部；s5：去除所述沟槽中的填充的介质，以使得所述两个通孔13形成u型通孔；s6：在所述u型通孔的内壁依次沉积第一介质层、铁电薄膜层、第二介质层和沟道层；s7：在所述u型通孔的中部形成分离层，所述分离层至少贯穿所述叠层结构中的栅电极，以形成所述u形铁电场效应晶体管存储器。

进一步地，所述步骤s6之后，在步骤s7之前，还包括：在沟道层的内壁上沉积填充层以充满所述通孔。

(三)有益效果

本发明的上述技术方案具有如下有益的技术效果：

(1)存储单元串通过设置第一介质层和第二介质层使得铁电薄膜不直接与栅电极层和沟道层接触，避免铁电薄膜中的元素扩散及其与栅电极和沟道层的界面反应，进一步保证了铁电薄膜层和存储单元的质量和性能，减小存储单元之间的差异性，提高存储器的可靠性；另外，第一介质层和第二介质层作为铁电薄膜层生长的种子层或应力调控层，从而提升铁电薄膜层的性能，而且还可以有效地降低漏电流，提升fefet存储器的保持性能。

(2)本发明实施例提供的存储单元串中，在沟道层中增加了填充层，相当于减少了器件中多晶沟道层的体积，这可以减少多晶沟道层中的缺陷，有助于提升器件的疲劳性能和改善器件之间的差异性。

(3)本发明提供的制备方法中采用沉积法形成第一介质层、铁电薄膜层和第二介质层，由于存储单元串为u形，避免了对第一介质层、铁电薄膜层和第二介质层的刻蚀，可以增加存储器的可靠性。

附图说明

图1是本发明第一实施方式提供的铁电场效应晶体管存储单元的结构示意图。

图2a是本发明第二实施方式提供的u形铁电场效应晶体管存储单元串的结构示意图；

图2b是本发明第二实施方式提供的u形铁电场效应晶体管存储单元串的俯视图；

图3是本发明第三实施方式提供的u形铁电场效应晶体管存储器结构示意图；

图4是本发明第四实施方式提供的u形铁电场效应晶体管存储器的制备方法流程示意图；

图4a是本发明第四实施方式提供的在基底上形成导电层的示意图；

图4b是本发明第四实施方式提供的在导电层上形成沟槽的示意图；

图4c是本发明第四实施方式提供的在导电层上形成堆叠层的示意图；

图4d是本发明第四实施方式提供的在堆叠层上形成通孔的示意图；

图4e是本发明第四实施方式提供的去除沟道12a内的介质的示意图；

图4f是本发明第四实施方式提供的在u形通孔内沉积填充层的示意图；

图4g是本发明第四实施方式提供的形成分离层的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

本发明的发明人在研究过程中，发现现有的晶体管在制备过程中栅电极和铁电薄膜层是直接接触的，接触的表面容易生成界面层，且较难控制界面层的质量，从而导致铁电薄膜层及其器件的均一性和电学性能差，即采用同样方法制备的两个存储器的性能差异性较大。

图1是本发明第一实施方式提供的铁电场效应晶体管存储单元的结构示意图。

如图1所示，该存储单元包括：栅电极层4；栅电极层4的厚度方向上嵌设有柱状结构。从柱状结构的外层至靠近轴线的方向上，依次覆盖有第一介质层7、铁电薄膜层8、第二介质层9和沟道层10。

第一介质层7和第二介质层9均为绝缘材质，用于避免所述铁电薄膜层8与所述栅电极层4和沟道层10接触，还使所述第一介质层7和第二介质层9均作为所述铁电薄膜层8生长的种子层或应力调控层，促进所述铁电薄膜层8中铁电相的生成，以使所述铁电薄膜层8具备优异的铁电性能，保证存储单元的存储功能。

铁电薄膜层8，作为存储介质。

上述存储单元的原理是，通过加在栅电极层4上的电压方向改变铁电薄膜层8的极化方向，从而实现沟道层10的导通和截止来实现存储功能。

可以理解的是，在每一层栅电极及对应的柱状结构对应一个铁电场效应晶体管存储单元。

在一个实施例中，还包括填充层11，设置在所述沟道层10内，用于填满所述柱状结构的中心。

本实施例中，在沟道层中增加了填充层，相当于减少了器件中沟道层的体积，这可以减少沟道层中的缺陷，有助于提升器件的疲劳性能和改善器件之间的差异性。

图2a是本发明第二实施方式提供的u形铁电场效应晶体管存储单元串的结构示意图。该图2a出示的是u形铁电场效应晶体管存储单元串的正视图。图2b是本发明第二实施方式提供的u形铁电场效应晶体管存储单元串的俯视图。

如图2a和2b所示，该u形铁电场效应晶体管存储单元串，包括由两个第一柱状结构的通过第二柱状结构连接而形成的u形体、分离层6和间隔设置的多层的栅电极4。

具体的，该u形体可以是一体成型设置，例如将一个柱状结构的两端朝着柱状结构的一侧弯折而成型。

或者，u形体也可以是两个第一柱状结构(在图2中是竖直设置的两个柱状结构)的端部通过第二柱状结构(图2中为横向设置的柱状结构)连接形成。

再或者，u形体可以是某一第一柱状结构的端部朝与其长度方向垂直的方向延伸形成第二柱状结构，然后第二柱状结构与另一第一柱状结构的端部连接而成。

可以理解的是，本发明u形体的形成方式有很多，本发明不以此为限。

其中，每层所述栅电极4，用于包围所述u形体。

分离层6，贯穿于所述多层栅电极4，且位于所述u形体的开口内，用于隔离所述u形体的两个第一柱状结构，以使所述存储单元串5中的存储单元的个数为所述存储单元串5中的栅电极4层数的二倍。即，分离层的作用是隔离u形体的两个第一柱状结构，进而使得每个第一柱状结构与多层的栅电极4作为一个柱状的存储单元串，另外由于u形体的两个第一柱状结构连接，这样在分离层的作用下，使得u形体的两个柱状结构串联，使得u形存储单元串5中的存储单元的个数为所述存储单元串5中的栅电极4层数的二倍。

可选的，分离层6为一个孔，例如为梯形孔或方孔，或者分离层6为一层绝缘材质。

可以理解的是，上述柱状结构可以是圆柱形或者方柱形当然也可以是棱柱，本发明不以此为限。

其中，第一所述柱状结构和第二柱状结构均为多层结构，具体的，每个柱状结构由外层至内层依次设置有第一介质层7、铁电薄膜层8、第二介质层9和沟道层10；所述第一介质层7和所述第二介质层9用于隔离所述铁电薄膜层8，以避免所述铁电薄膜层8与所述沟道层10和所述栅电极4直接接触，还使所述第一介质层7和第二介质层9均作为所述铁电薄膜层8生长的种子层或应力调控层，促进所述铁电薄膜层8中铁电相的生成，保证铁电薄膜层8具备优异的铁电性能，以使所述u形存储单元串中铁电薄膜层8实现存储功能。

在一个实施例中，还包括填充层11，设置在所述沟道层10内，用于填满所述柱状结构的中心。

本实施例中，在沟道层10中增加了填充层11，相当于减少了器件中沟道层10的体积，这可以减少沟道层10中的缺陷，有助于提升器件的疲劳性能和改善器件之间的差异性。

需要说明的是，常规的存储单元串为长条状，源极及其选择晶体管设置在存储单元串的上端，漏极及其选择晶体管位于存储单元串的下端。这样会影响后续工艺中的金属布线，造成组装工艺复杂。而本发明提供的u型铁电场效应晶体管存储单元串，使得源极和漏极分别位于u形存储单元串的两个第一柱状结构的顶端，可以获得更为紧凑的布线，实现更高密度集成，使得组装工艺简单易用。

在一个实施例中，沟道层10的厚度不大于所述沟道层10的耗尽层的厚度。

在一个实施例中，相邻的所述栅电极4之间设置有隔离层3。该隔离层3为绝缘材质，用于隔离相邻的栅电极4。

优选的，隔离层3的材质为sio2或介电常数比sio2的介电常数更小的绝缘材料。

在一个实施例中，第一介质层7为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、氧化铪(hfo2)、氧化锆(zro2)、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)中的一种或多种；所述第二介质层9为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、氧化铪(hfo2)、氧化锆(zro2)、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)等中的一种或多种。

在一个实施例中，铁电薄膜层8为氧化铪(hfo2)、掺杂的hfo2、氧化锆(zro2)或掺杂的zro2中的一种；其中，掺杂的hfo2中掺杂的元素包括硅(si)、铝(al)、锆(zr)、镧(la)、铈(ce)、锶(sr)、镥(lu)、钆(gd)、钪(sc)、钕(nd)、锗(ge)、氮(n)中的一种或多种。

在一个实施例中，沟道层10为多晶硅(si)、多晶锗(ge)、多晶硅锗(sige)，或掺杂的多晶硅(si)、掺杂的多晶锗(ge)、掺杂的多晶硅锗(sige)，掺杂元素为硼(b)、磷(p)和砷(as)中的一种或多种。

图3是本发明第三实施方式提供的u形铁电场效应晶体管存储器结构示意图。

如图3所示，该存储器包括：基底1、导电层2和多个第二实施方式提供的u形铁电场效应晶体管存储单元串5；所述导电层2设置在所述基底1上；所述u形铁电场效应晶体管存储单元串5的第二柱状结构嵌设在所述导电层2内，所述u形铁电场效应晶体管存储单元串5的两个第一柱状结构位于所述导电层2外且与所述导电层2垂直设置；所述分离层6，设置在所述导电层2上，且位于两个所述柱状结构之间，用于隔离两个所述结构。

其中，多层的所述栅电极4设置在所述导电层2的表面上，相邻的所述栅电极4之间设置有隔离层3,所述导电层2与所述栅电极4之间设置有所述隔离层3。

优选的，基底1为半导体衬底，包括但不限于硅(si)，锗(ge)，硅锗(sige)，砷化镓(gaas)等。

优选的，所述导电层2，包括但不限于与基底1形成pn结，例如，若基底1为p型半导体，则导电层2为重掺杂的n型半导体。

优选的，所述导电层2还可以为金属电极，且与所述基底1之间通过设置绝缘材料隔离。

优选的，铁电薄膜层8可以为氧化铪(hfo2)或掺杂的hfo2，掺杂元素包括硅(si)、铝(al)、锆(zr)、镧(la)、铈(ce)、锶(sr)、镥(lu)、钆(gd)、钪(sc)、钕(nd)、锗(ge)、氮(n)等中的一种或多种，还可以为氧化锆(zro2)以及掺杂的zro2。

优选的，第一介质层7为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、氧化铪(hfo2)、氧化锆(zro2)、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)中的一种或多种。

优选的，第二介质层9为所述第一介质层为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、氧化铪(hfo2)、氧化锆(zro2)、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)中的一种或多种。

优选的，所述沟道层10为多晶硅(si)、多晶锗(ge)、多晶硅锗(sige)，或掺杂的多晶硅(si)、掺杂的多晶锗(ge)、掺杂的多晶硅锗(sige)，掺杂元素为硼(b)、磷(p)和砷(as)中的一种。

优选的，所述沟道层10的厚度不大于其耗尽层厚度。

优选的，所述填充层11包括但不限于sio2、sion和si3n4。

优选的，所述隔离层3为sio2或介电常数比sio2更小的绝缘材料。

优选的，所述栅电极4为重掺杂的多晶硅，氮化物金属电极和钨(w)中的任一种。

图4是本发明第四实施方式提供的制备存储器的方法流程示意图。

如图4所示，包括步骤s1-s7。

其中，s1,在基底1上形成导电层2，参见图4a。

在一个实施例中，可以采用离子注入工艺向基底1的表面注入离子，以使导电层2和基底1形成pn结，所注入离子根据基底1确定。

s2,在所述导电层2中形成至少一个沟槽12a，并沉积介质以填满所述沟槽12a，参见图4b。

其中，可以采用湿法或干法刻蚀工艺在导电层中形成沟槽12a，形成沟槽12a的个数根据需求而定。每个沟槽12a的轮廓对应的为u形铁电场效应晶体管存储器的u型铁电场效应晶体管存储单元串的第二柱状结构的轮廓。

其中，沉积的介质为sio2、sion和si3n4中的一种或多种，沉积方法为热氧化、化学气相沉积法(cvd)、溅射法(sputtering)、原子层沉积法(ald)中的任一种或多种。

s3：在所述导电层2表面依次交叠沉积隔离层3和栅电极4得到堆叠层，所述栅电极4的层数为预设层数。

可选的，在s3中沉积的隔离层3为sio2或介电常数比sio2更小的绝缘材料，沉积方法为化学气相沉积法(cvd)、溅射法(sputtering)、原子层沉积法(ald)中的任一种。

可选的，沉积的控制栅电极层4为重掺杂的多晶硅，氮化物金属电极，钨(w)中的任一种，沉积方法为化学气相沉积法(cvd)、溅射法(sputtering)、原子层沉积法(ald)和金属有机物气相沉积法(mocvd)中的任一种。

s4：在每个所述沟槽12a的上方形成两个通孔13，所述通孔13贯穿所述堆叠层，且直至所述沟槽12a的顶部。

可选的，采用湿法或干法刻蚀工艺形成通孔13。

s5：去除所述沟槽12a中的填充的介质，以使得所述两个通孔13形成u型通孔。

可选的，去除所述填充介质的方法为湿法刻蚀工艺。

s6：在所述u型通孔的内壁依次沉积第一介质层7、铁电薄膜层8、第二介质层9和沟道层10。

可选的，沉积的铁电薄膜层8可以为氧化铪(hfo2)或掺杂的hfo2，掺杂元素包括硅(si)、铝(al)、锆(zr)、镧(la)、铈(ce)、锶(sr)、镥(lu)、钆(gd)、钪(sc)、钕(nd)、锗(ge)、氮(n)等中的一种或多种，还可以为氧化锆(zro2)以及掺杂的zro2，沉积方法为化学气相沉积法(cvd)或原子层沉积(ald)。

可选的，沉积的第一介质层7为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、hfo2、zro2、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)等中的一种或多种，沉积方法为化学气相沉积法(cvd)或原子层沉积法(ald)。

可选的，沉积的第二介质层9为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、氧化铪(hfo2)、氧化锆(zro2)、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)等中的一种或多种，沉积方法为化学气相沉积法(cvd)或原子层沉积法(ald)。

可选的，沉积的沟道层10为多晶硅(si)、多晶锗(ge)、多晶硅锗(sige)，或掺杂的多晶硅(si)、掺杂的多晶锗(ge)、掺杂的多晶硅锗(sige)，掺杂元素为硼(b)、磷(p)和砷(as)中的一种，沉积方法为化学气相沉积法(cvd)或原子层沉积法(ald)。

可选的，沉积的填充层11包括但不限于sio2、sion和si3n4，沉积方法为化学气相沉积法(cvd)或原子层沉积法(ald)。

s7：在所述u型通孔的中部形成分离层6，所述分离层6至少贯穿所述叠层结构中的栅电极4，以形成所述u形铁电场效应晶体管存储器。

其中，分离层6例如是孔，或者先形成孔，然后在沉积绝缘材料。

优选的，可采用干法或湿法刻蚀工艺对u形通孔的中部形成该分离层6。

在一个实施例中，所述步骤s6之后，在步骤s7之前，还包括：

在沟道层10的内壁上沉积填充层11以充满所述通孔13。

其中，沉积的填充层11包括但不限于sio2、sion和si3n4，沉积方法为化学气相沉积法(cvd)或原子层沉积法(ald)。

本发明的上述技术方案具有如下有益的技术效果：

(1)本发明实施例提供的u型存储单元串，可以获得更为紧凑的布线，实现更高密度集成。

(2)存储单元串通过设置第一介质层7和第二介质层9使得铁电薄膜8不直接与栅电极层4和沟道层10接触，避免铁电薄膜8中的元素扩散及其与栅电极和沟道层的界面反应，进一步保证了铁电薄膜层8和存储单元的质量和性能，减小存储单元之间的差异性，提高存储器的可靠性，另外，第一介质层7和第二介质层9作为铁电薄膜层8生长的种子层或应力调控层，从而提升铁电薄膜层8的性能，而且还可以有效地降低漏电流，提升fefet存储器的保持性能。

(3)本发明实施例提供的存储单元串中，在沟道层10中增加了填充层11，相当于减少了器件中沟道层10的体积，这可以减少沟道层10中的缺陷，有助于提升器件的疲劳性能和改善器件之间的差异性。

(4)本发明实施例提供的制备方法避免了对第一介质层7、铁电薄膜层8和第二介质层9的刻蚀，可以增加存储器的可靠性。

应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。