互连结构的制作方法

本揭露是关于一种互连结构。

背景技术：

半导体技术的进步增加了对具有更高存储容量、更快制程系统、更高性能以及更低成本的半导体元件需求。为了满足这些需求，半导体产业继续缩小半导体元件尺寸，例如平面金属氧化物半导体场效应晶体管(mosfet)、鳍式场效应晶体管(finfet)以及纳米片场效应晶体管(nsfet)。此种缩小规模已增加半导体元件制造制程的复杂度。

技术实现要素：

根据本揭露一实施方式，一种互连结构，包含：基底；导电材料层，位于基底上；金属盖层，位于导电材料层上；绝缘材料层，位于金属盖层的顶面与侧面上以及沟槽导体层，形成于绝缘材料层与金属盖层中。

附图说明

当结合随附诸图阅读时，得自以下详细描述最佳地理解本揭露的一实施例。

图1a绘示根据一些实施例的半导体元件的等轴距图；

图1b绘示根据一些实施例的半导体元件的剖面图；

图2为根据一些实施例的一种制造半导体元件的方法的流程图；

图3a绘示根据一些实施例的半导体元件在制造过程中的其中一阶段的等轴距图；图3b、图4至图6、图7a至图7c以及图8至图10图绘示根据一些实施例的半导体元件在制造过程中的不同阶段的剖面图。

绘示实施例将结合随附诸图描述。在附图中，如附图数字通常为表示相同、功能相似和/或结构相似的元件。

【符号说明】

100:半导体元件

102:场效应晶体管,fet,fets

106:基底

108:鳍片结构

108a:鳍片基部

108b:堆叠鳍片部

110:源极/漏极区域,s/d区域

112:栅极结构

112a:栅极介电层

112b:栅极电极

114:栅极间隔件

118:层间介电层,ild层

122:半导体层,通道层

126:衬垫层

130:沟槽导体层

138:浅沟槽隔离区域,sti区域

140:互连结构

1401:互连结构

1402:互连结构

141:底面

142:导电盖层,金属盖层

143:侧壁

144:绝缘材料层,绝缘材料图案层

145:顶面

146:导电材料层,导电层

146a:阻障衬垫层

146b:导线导体层,金属层

148:绝缘材料层

148a:蚀刻停止层,esl层

148b:介电材料层

152:上肩结构

154:下肩结构

161:底面

162:沟槽导体层

163a:上侧壁

163b:下侧壁

165:顶面

200:方法

205:操作

210:操作

215:操作

220:操作

225:操作

300:半导体元件

400:半导体元件

500:半导体元件

600:半导体元件

700:半导体元件

701:通道

703:通道

742:相互混合层

772:硬遮罩层

800:半导体元件

801:通道

900:半导体元件

962a:阻障衬垫层

962b:通道导体层

a163a:截面积

a163b:截面积

b-b:线

ext142:延伸

h142:厚度

h148a:厚度

h148b:厚度

h772:厚度

w161:宽度

w165:宽度

w701:宽度

w703:宽度

w742:宽度

具体实施方式

须注意的是，说明书中参考的“一个实施例”、“一实施例”、“一例示实施例”、“一例示”等，是指示所述的实施例可包含特定的特征、结构或特性。而且，上述用语并非必要代表相同的实施例。再者，当一个特定的特征、结构或特性的描述是连结一实施例，无论是否详细地描述，本领域中具有通常知识者是可连结其他实施例而对前述的特征、结构或特性造成影响。

须理解的是，这里的用语或术语是为了进行描述，而无意构成限制，因此，本说明书中的用语或术语应被相关领域中具有通常知识者根据教义进行解读。

诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等等空间相对术语可在本文中为了便于描述的目的而使用，以描述如附图中所示的一个元件或特征与另一元件或特征的关系。空间相对术语意欲涵盖除了附图中所示的定向之外的在使用或操作中的装置的不同定向。装置可经其他方式定向(旋转90度或以其他定向)并且本文所使用的空间相对描述词可同样相应地解释。

在此所使用的术语“标称”是指在产品或过程的设计阶段期间设定的部件或过程操作的特征或参数的所需值或目标值，以及高于和/或低于所需值的值范围。值的范围通常是由于制造制程或公差的微小变化。

在一些实施例中，基于特定技术节点，术语“约”与“大致”可以指示给定量的值在目标值的±5％内变化(例如，目标值的±1％、±2％、±3％、±4％以及±5％)。

在此所使用的术语“垂直”意味着名义上垂直于基板表面。

在此所使用的术语“绝缘层”是表示用于电性绝缘的层(例如：介电层)。

在此所使用的术语“选择性”是表示两种材料在相同蚀刻条件下的蚀刻速率比。

在此所使用的术语“高k”是表示高介电系数。在半导体元件及制程的领域中，高k是代表介电系数大于二氧化硅的介电系数(亦即，大于3.9)。

可通过任何合适方法图案化与鳍式场效应晶体管(finfets)以及环绕栅极晶体管(gaafets)相关的鳍片。例如，可使用一种或多种光刻制程图案化鳍片，其制程包含双图案化或多图案化制程。通常，双图案化或多图案化制程将光刻与自校准过程相结合，从而使图案产生间距，其间距小于使用单次直接光刻制程所获得的间距。例如，在一实施例中，于基底上形成牺牲层并使用光刻制程图案化牺牲层。间距通过自校准过程形成于图案化的牺牲层旁。然后去除牺牲层，接着可使用剩余的间距以图案化鳍片。

半导体工业的技术进步推动了集成电路(ic)对更高元件密度、更高性能以及更低成本的追求。在ic发展过程中，按规模缩小互连结构以实现具有更高元件密度的ic。随着互连结构的微小化，互连结构中的金属线增加电流密度。此增加电流密度会由于电子迁移而导致ic故障。为改善电子迁移，互连结构的每个金属线可被金属盖层覆盖以减少每个金属线中金属原子迁移。然而，此金属盖层会在互连结构不同层之间加入额外电阻，从而降低ic性能。

本揭露是关于一种提供低电阻并减少电子迁移的制造方法与互连结构。例如，互连结构可包含金属线、形成于金属线上的金属盖层以及通过金属盖层所形成的通道导体层。金属盖层可改善金属线相关的电子迁移。通过去除金属线与通道导体层之间的部分金属盖层，通道导体可接触金属线。由此，可减小通道导体层与金属线之间的接触电阻。在一些实施例中，互连结构可进一步包含形成于金属线与金属盖层上的绝缘层，其中可通过绝缘层与金属盖层形成通道导体层以接触金属线。本揭露的优点为可降低互连结构中的电阻和信号延迟(例如rc延迟)，从而提高ic整体性能与良率。

请参照图1a与图1b，根据一些实施例，描述半导体元件100具有多场效应晶体管(fets)102与设置于fets102上的一或多个互连结构140(例如互连结构1401与1402)。图1a绘示根据一些实施例的半导体元件100的等轴距图。图1b绘示根据一些实施例的沿图1a中的半导体元件100的线b-b的剖面图。半导体元件100可被包含于微处理器、记忆体单元或其他集成电路中。虽如图1a与图1b所示，fets102为鳍式场效应晶体管(finfets)，但根据一些实施例，每一fet102可为环绕栅极(gaa)fet。

请参照图1a，每一fet102可包含沿x轴延伸的鳍片结构108、沿y轴通过鳍片结构108的栅极结构112以及形成于部分鳍片结构108上的源极/漏极(s/d)区域110。虽图1a示出了容纳两个fets102的鳍片结构108，但可沿鳍片结构108设置任何数量的fet102。每一fet102可形成于基底106上。基底106可为半导体材料，例如硅。在一些实施例中，基底106可包含基本半导体，例如硅与锗、化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟以及锑化铟或上述材料的组合。此外，可根据设计要求掺杂基底106(例如p型基底或n型基底)。在一些实施例中，基底106可掺杂p型掺杂剂(例如硼、铟、铝或镓)或n型掺杂剂(例如磷或砷)。

半导体元件100可进一步包含为鳍片结构108提供电性隔离的浅沟槽隔离(sti)区域138。例如，sti区域138可从形成于半导体元件100中的另一鳍片结构108(未于图1a示出)电性隔离鳍片结构108。sti区域138也可在fets102与整合或沉积于基底106上的邻近主动或被动元件之间提供电性隔离。sti区域138可包含一或多层介电材料，例如氮化层、设置于氮化层上的氧化层以及设置于氮化层上的绝缘层。在一些实施例中，绝缘层可包含氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(fsg)、低k介电材料和/或其他合适绝缘材料。

请参照图1a与图1b，鳍片结构108可包含鳍片基部108a与设置于鳍片基部108a上的堆叠鳍片部108b。鳍片基部108a可包含与基底106相同或相似的材料，例如材料具有晶格常数，其大致相近于基底106的晶格常数(例如，晶格不匹配于5％以内)。堆叠鳍片部108b可包含半导体层122，其作为fet102的通道层122与水平接触(例如，在x方向上)通道层122的s/d区域110。

请参照图1b，可在鳍片基部108a上生长s/d区110。在一对s/d区域110之间可置入fet102的每一通道层122。s/d区域110可包含磊晶生长的半导体材料。在一些实施例中，磊晶生长的半导体材料可为与基底106材料相同的材料。例如，磊晶生长的半导体材料可具有一晶格常数，其大致相近于基底106的晶格常数(例如，晶格不匹配于5％以内)。在一些实施例中，磊晶生长的半导体材料可包含半导体材料，例如硅与锗、化合物半导体材料，例如砷化镓与砷化铝镓或者半导体合金，例如硅锗与磷砷化镓。s/d区域110可掺杂p型掺杂剂或n型掺杂剂。p型掺杂剂可包含硼、铟、铝或镓。n型掺杂剂可包含磷或砷。在一些实施例中，s/d区域110可包硅化层(未于图1a与图1b示出)。硅化层可包含金属硅化物，其可在其下方的s/d区域110与沟槽导体层130之间提供低电阻界面。

通道层122可包含类似于基底106的半导体材料。例如，通道层122可包含具有晶格常数的半导体材料，其晶格常数大致相近于基底106的晶格常数(例如，晶格不匹配于5％以内)。通道层122可包含硅或锗。在一些实施例中，通道层122可包含硅锗，其锗浓度约25原子％至约50原子％，而任何剩余原子％为硅或包含没有任何锗浓度的硅。在一些实施例中，通道层122可为非掺杂型、掺杂p型掺杂剂或掺杂n型掺杂剂。p型掺杂剂可包含硼、铟、铝或镓。n型掺杂剂可包含磷或砷。

栅极结构112可为围绕部分鳍片结构108的多层结构。例如，栅极结构112可包覆fet102的通道层122(例如，半导体层122)，以调节fet102的通道层122的导电性。在一些实施例中，栅极结构112可称为环绕栅极(gaa)结构，其中fet102可称为gaafet102。栅极结构112可包含栅极介电层112a、设置于栅极介电层112a上的栅极电极112b以及设置于栅极电极112b侧壁上的栅极间隔件114。栅极介电层112a可缠绕于通道层122周围，因此从栅极电极112b电性隔离通道层122。栅极介电层112a可设置于栅极电极112b与s/d区域110之间以防止它们之间电性短路。

栅极电极可包含氧化硅并且可通过化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(pvd)、电子束蒸发或其他合适制程所形成。在一些实施例中，栅极介电层112a可包含氧化硅、氮化硅和/或氮氧化硅中的一层、高k介电材料，例如氧化铪(hfo2)、氧化钛(tio2)、氧化铪锆(hfzro)、氧化钽(ta2o3)、硅酸铪(hfsio4)、氧化锆(zro2)以及硅酸锆(zrsio2)或上述材料的组合。高k介电层可通过ald和/或其他合适方法形成。在一些实施例中，栅极介电层112a可包含单层或绝缘材料层的堆叠。栅极介电层112a的厚度可在约1nm至约5nm的范围内。栅极介电层112a的其他材料与形成方法皆在本揭露的精神与范围内。

栅极电极112b可为fet102的栅极端。栅极电极112b可包含金属堆叠，其可包覆通道层122。在一些实施例中，栅极电极112b可包含栅极阻障层(未于图1a与图1b示出)、栅极功函数层(未于图1a与图1b示出)以及栅极金属填充层(未于图1a与图1b示出)。栅极阻障层可作为晶核形成层，其用于随后栅极功函数层的形成。栅极阻障层可包含钛、钽、氮化钛、氮化钽或其他合适扩散阻障材料。栅极功函数层可包含单一金属层或金属层堆叠。在一些实施例中，栅极功函数层可包含铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、银、碳化钽、氮化钽硅、氮化钽碳、钛铝、氮化钛铝、氮化钨、金属合金和/或上述材料的组合。栅极金属填充层可包含单一金属层或金属层堆叠。在一些实施例中，栅极金属填充层可包含合适导电材料，例如钛、银、铝、氮化铝钛、碳化钽、碳氮化钽、钽硅。氮化物、锰、锆、氮化钛、氮化钽、钌、钼、氮化钨、铜、钨、钴、镍、碳化钛、碳化钛铝、碳化钽铝、金属合金以及上述材料的组合。用于栅极阻障层、栅极功函数层以及栅极金属填充层的其他材料皆在本揭露的精神与范围内。

栅极间隔件114可物理性接触栅极介电层112a。栅极间隔件114可包含介电常数小于约3.9的低k材料。例如，栅极间隔件114可包含如氧化硅、氮化硅、低k材料以及上述材料的组合的绝缘材料。在一些实施例中，栅极间隔件114的厚度可在约2nm至约10nm范围内。栅极间隔件114的其他材料与厚度皆在本揭露的精神与范围内。

请参照图1a与图1b，每一fet102可进一步包含层间介电(ild)层118与衬垫层126。ild层118可设置于鳍片结构108上方，以在鳍片结构108与互连结构140之间提供电性绝缘。作为范例且不具限制，ild层118可包含介电材料，其通过使用适合可流动介电材料(例如，可流动氧化硅、可流动氮化硅、可流动氮氧化硅、可流动碳化硅或可流动碳氧化硅)的沉积方法所沉积。举例来说，使用可流动cvd(fcvd)沉积可流动氧化硅。在一些实施例中，介电材料可为氧化硅或氮化硅。在一些实施例中，ild层118可具有约50nm至约200nm的厚度。用于ild层118的其他材料、厚度以及形成方法皆在本揭露的精神与范围内。

衬垫层126可设置于栅极结构112上，以在栅极结构112与互连结构140之间提供电性绝缘。衬垫层126可由任何合适绝缘材料所制成。作为范例且不具限制，衬垫层126可由碳化硅、氧化镧、氧化铝、氧氮化铝、氧化锆、氧化铪、氮化硅、硅、氧化锌、氮化锆、氧化铝锆、氧化钛制成、氧化钽、氧化钇、碳碳化钽、硅化锆、碳化氧氮化硅、碳氧化硅、碳氮化硅、硅化铪、氧化硅或上述材料的组合所制成。在一些实施例中，衬垫层126可具有约50nm至约200nm的厚度。衬垫层126的其他材料、厚度与形成方法皆在本揭露的精神与范围内。

fet102可进一步包含形成于s/d区域110和/或栅极结构112上的沟槽导体层130。例如，如图1b所示，可通过ild层118与衬垫层126形成沟槽导体层130以接触其下方的s/d区域110。因此，沟槽导体层130可电性桥接互连结构140与其下方的s/d区域110。可通过衬垫层126形成沟槽导体层130以接触栅极电极112b，其中沟槽导体层130可电性桥接互连结构140与其下方的栅极电极112b。在一些实施例中，沟槽导体层130可大致共平面ild层118和/或衬垫层126。沟槽导体层130可由任何合适导电材料如钨、铝、铜、钴、钛、钽、钌、钼、硅化物材料与导电氮化物材料所制成。沟槽导体层130可基于fet102间距尺寸而具有平均水平维度(例如x方向上的宽度)与平均垂直维度(例如z方向上的高度)。例如，沟槽导体层130可具有于约15nm至约25nm范围内的平均水平维度(例如在x方向上的宽度)，并且可具有于约400nm至约600nm范围内的平均垂直维度(例如在z方向上的高度)。在一些实施例中，沟槽导体层130可包含倾斜侧壁，使得沟槽导体层130的顶面宽度可大于沟槽导体层130的底面宽度。基于本揭露，沟槽导体层130的其他材料与维度皆在本揭露的精神与范围内。

请参照图1b，每一互连结构140(例如，互连结构1401与1402)可成为连接网络，该连接网络位于其在下方的fets102与整合或沉积于基底106上的邻近主动或被动元件(未于图1a与图1b示出)之间。虽图1b示出两个彼此堆叠的互连结构140(例如，互连结构1401或1402)，但在半导体元件100中可包含任意数量的互连结构140以彼此堆叠。互连结构140可包含导电材料层146、设置于导电材料层146上的绝缘材料层148以及通过绝缘材料层148所形成并且接触导电材料层146的沟槽导体层162。

导体材料层146可为用于互连结构140的回路。在一些实施例中，导电材料层146可设置于沟槽导体层130上以电性连接fet102的s/d区域110和/或fet102的栅极结构112。在一些实施例中，互连结构140(例如互连结构1402)的导电材料层146可设置于垂直(例如沿z方向)相邻互连结构140(例如，互连结构1401)的沟槽导体层162上，以电性连接垂直相邻互连结构140(例如，互连结构1401)的导电材料层146。在一些实施例中，导电材料层146可为图案层。例如，互连结构140可进一步包含绝缘材料层144，该绝缘材料层144可从互连结构140中的另一导电材料层146(未于图1b示出)电性隔离导电材料层146。在一些实施例中，绝缘材料144可侧向(例如，在xy平面中)相邻导电材料层146并且与其大致共平面。导电材料层146可包含任何合适导电材料。作为范例且不具限制，导电材料层146可包含铜、钴、镍、铝、铟、钨、钌、铑、铱、锇、碳纳米管或上述材料的组合。在一些实施例中，导电材料层146可进一步包含阻障衬垫(未于图1b示出)，例如氮化钛、氮化钽以及导电氮化物材料。用于导电材料层146的其他导电材料皆在本揭露的精神与范围内。

绝缘材料层148可被夹在两个垂直(例如在z方向上)相邻互连结构140(例如，在互连结构1401和互连结构1402之间)的导电材料146层之间。在一些实施例中，绝缘材料层148可进一步设置于相邻导电材料层146的绝缘材料层144上。绝缘材料层148与绝缘材料144层中的每一个可包含任何合适绝缘材料。作为范例且不具限制，绝缘材料层148与绝缘材料层144中的每一个可包含氧化硅、氮化硅、氮氧化硅、低k介电或高k介电。在一些实施例中，绝缘材料层148可包含具有彼此不同蚀刻选择性的多介电层(未于图1b示出)。用于绝缘材料层148与绝缘材料层144的其他绝缘材料在本揭露的精神和范围内。

沟槽导电层162层可在两个垂直(例如沿z方向)相邻互连结构140(例如，在互连结构1401与互连结构1402之间)的导电材料层146之间电性连接导电材料层146。例如，沟槽导体层162可包含底面161，其接触互连结构1401的导电层146以及包含顶面165，其接触互连结构1402的导电层146。沟槽导体层162可包含任何合适导电材料，其形成于导电材料层146的顶面上。在一些实施例中，沟槽导体层162可包含金属导体层和设置于金属层上的阻障层(皆未于图1b示出)。作为范例且不具限制，金属导体层可包含钨、铝、铜、钴、钛、钽、钌、钼或碳纳米管。作为范例且不具限制，阻障层可包含金属(例如钽或钛钨)、金属氧化物(例如氧化铝、氧化锰、氧化铬、氧化铌或氧化钛)或金属氮化物(例如氮化钽或氮化钛)。在一些实施例中，阻障层的厚度可在约5埃米至约30埃米的范围内。沟槽导体层162可基于fet102的间距尺寸而具有水平维度(例如x方向上的宽度)与垂直维度(例如z方向上的高度)。例如，沟槽导体层162可具有约5nm至约1000nm的垂直(例如，在z方向上)的高度。在一些实施例中，沟槽导体层162的底面161可具有在约1nm至约80nm范围内的水平(例如，在x方向上)宽度w161。在一些实施例中，沟槽导体层162的顶面165可具有在约1nm至约80nm范围内的水平(例如，在x方向上)宽度w165。在一些实施例中，沟槽导体层162可包含倾斜侧壁，使得沟槽导体层162的顶面宽度可大于沟槽导体层162的底面宽度。基于本揭露，沟槽导体层162的其他材料、宽度以及高度皆在本揭露的精神与范围内。

在一些实施例中，互连结构140可进一步包含导电盖层142，以抑制导电材料层146相关的电子迁移。例如，可在导电材料146的顶面上选择性形成导电盖层142，以阻止金属原子从导电材料层146流出或向外扩散。导电盖层142可通过任何合适阻障材料所制成，其材料具有较小原子迁移率。在一些实施例中，导电盖层142可通过任何合适导电材料所制成，其材料具有较小原子迁移率。作为范例且不具限制，导电盖层142可包含钴、钨、钽、氮化钛、氮化钽或钌。如图1b所示，导电盖层142可包含均接触绝缘材料层148的顶面145与侧壁143。导电盖层142还可包含接触导电材料层146的底面141。在一些实施例中，导电盖层142可进一步包含下肩结构154，该下肩结构在导电盖层142生长期间，由导电盖层142侧向(例如，在x方向上)延伸所引起。下肩结构154可通过从侧壁143至底面141逐渐变细以连接底面141与侧壁143。例如，下肩结构154可具有从侧壁143向底面141逐渐变细的曲线面、包覆面或圆面。在一些实施例中，导电盖层142也可包含上肩结构152，该上肩结构152可通过从侧壁143至顶面145逐渐变细以连接顶面145与侧壁143。例如，上肩结构152可具有从侧壁143向顶面145逐渐变细的曲线面、包覆面或圆面。在一些实施例中，导电盖层142可水平地(例如，x方向)从导电材料层146向绝缘材料层144延伸。导电盖层142的底面141可覆盖导电材料层146的顶面与绝缘材料层144顶面的边缘部分。在一些实施例中，导电盖层142可在绝缘材料层144上具有水平(例如在x方向上)延伸ext142，其在约0.1nm至约10nm范围内。延伸ext142的其他维度在本揭露的精神与范围内。

进一步地，如图1b所示，可通过绝缘材料层148与金属盖层142形成沟槽导体层162，以物理性接触其下方的导电材料层146。例如，沟槽导体层162可进一步包含接触绝缘材料层148的上侧壁163a与接触金属盖层142的下侧壁163b。在两相对(例如，在x方向)下侧壁163b之间的沟槽导体层162底面161可物理性接触导电材料层146。由于沟槽导体层162可通过金属盖层142形成以直接接触其下方的导电材料层146并且它们之间无任何中间层，因此可减小导电材料层146与沟槽导体层162之间的接触电阻。由此，互连结构140可提供低电阻回路网，其用于改善fet102的电子迁移故障。

在一些实施例中，沟槽导体层162可通过接触面积物理性接触导电材料层146，其接触面积大致相同于底面161面积。在一些实施例中，沟槽导体层162可通过接触面积物理性接触导电材料层146，其接触面积大致相同于位于两相对下侧壁163b之间的水平(例如，平行于x-y平面)截面积a163b。在一些实施例中，沟槽导体层162可通过接触面积物理性接触导电材料层146，其接触面积为截面积a163b的约50％至约100％、截面积a163b的约60％至约100％、截面积a163b的约70％至约100％、截面积a163b的约80％至约100％或截面积a163b的约90％至约100％。在一些实施例中，沟槽导体层162可通过接触面积物理性接触导电材料层146，其接触面积大致相同于位于两相对上侧壁163a之间的水平(例如，平行于x-y平面)截面积a163a。在一些实施例中，沟槽导体层162可通过接触面积物理性接触导电材料层146，其接触面积为截面积a163a的约50％至约100％、截面积a163a的约60％至约100％、截面积a163a的约70％至约100％、截面积a163a的约80％至约100％或截面积a163a的约90％至约100％。在一些实施例中，上侧壁163a可为倾斜面，使得截面积a163a的范围可为顶面165面积的约30％至约100％。在一些实施例中，下侧壁163b可为倾斜面，使得截面积a163b的范围可为顶面165面积的约10％至约100％。在一些实施例中，上侧壁163a与下侧壁163b可为连续侧面。在一些实施例中，上侧壁163a与下侧壁163b可彼此侧向(例如，在x方向上)位移。

在一些实施例中，当通过金属盖层142形成沟槽导体层162时，中间层(未于图1b示出)可形成于沟槽导体层162与导电材料层146之间。当底面161的第二部分可物理性接触导电材料层146时，中间层(未于图1b示出)可形成于底面161的第一部分与导电材料层146之间。作为范例且不具限制，中间层可为残留层(例如，后续讨论的图7a至图7b中的相互混合层742)，该残留层与金属盖层142相关。例如，中间层可为金属层，其可包含卤素化合物，例如氟与金属盖层142的混合物或氯与金属盖层142的混合物。在一些实施例中，中间层可为介电材料层、氧化材料层或绝缘材料层。当通过导电盖层142形成通道801(未于图1b示出，于第8b图示出)时，可通过蚀刻制程的蚀刻效率决定底面161上的中间层覆盖率。对于底面161宽度w161可在约1nm至约80nm的范围内，当形成通道801时，可通过蚀刻制程去除至少50％的中间层。于此，沟槽导体层162可通过大于约50％的接触面积接触导电材料层146。在一些实施例中，沟槽导体层162可通过接触面积部分接触导电材料层146，其接触面积为底面161面积的约50％至约100％、底面161面积的约60％至约100％、底面161面积的约70％至约100％、底面161面积的约80％至约100％或底面161面积的约90％至约100％。

根据一些实施例，图2为制造半导体元件100的范例方法200的流程图。为说明目的，当结合图3a至图3b、图4至图6、图7a至图7c以及图8至图10图以描述绘示于图2的操作。图3a绘示根据一些实施例的半导体元件100在制造过程中的其中一阶段的等轴距图。图3b、图4至图6、图7a至图7c以及图8至图10图绘示根据一些实施例的沿图3a的b-b线的半导体元件100(例如，图3b、图4至图6、图7a至图7c以及图8至图9的半导体元件300至900可代表半导体元件100的不同制造阶段)在制造过程中的不同阶段的剖面图。可根据特定应用执行不同顺序的操作或不执行操作。方法200可不生产完整半导体元件100。于此应理解，可在方法200之前、之间以及之后提供额外制程并且本揭露仅简要描述一些其他制程。此外，除非另有说明，在图1a、图1b、图3a至图3b、图4至图6、图7a至图7c以及图8至图10图中，相同标记元件的讨论均适用彼此。

请参照图2，在操作205中，提供具有金属接点的晶体管结构。例如，图3b绘示具有一或多个fets102的半导体元件300，其fets102具有沟槽导体层130。请参照图3a与图3b，半导体元件300可包含鳍片结构108，其被栅极结构112所通过并且被ild层118与衬垫层126所封装。作为范例且不具限制，半导体元件300的形成可包含形成鳍片结构108于基底106上、形成相邻鳍片结构108的sti区域138、形成通过鳍片结构108的栅极结构112、形成s/d区域110、在部分鳍片结构108上形成ild层118，其部分鳍片结构108未被栅极结构112所覆盖以及在栅极结构112与ild层118上形成衬垫层126。半导体元件300的形成可进一步包含通过衬垫层126与ild层118形成沟槽导体层130以接触s/d区域110和/或栅极结构112。基于本揭露，其他半导体元件300的形成方法皆在本揭露的精神与范围内。

请参照图2，在操作210中，导电材料层形成于至少一个金属接点上。例如，如图4所示，导电材料层146可形成于其下方fet102的沟槽导体层130上。在一些实施例中，导电材料层146可包含导线导体层146b与阻障衬垫层146a，其围绕导线导体层146b的底部与侧面。作为范例且不具限制，用于形成导电材料层146的制程可包含：形成绝缘材料图案层144于图3a与图3b的半导体元件300上，通过沉积制程、光刻制程以及蚀刻制程以暴露一或多个沟槽导体层130；毯式沉积阻障衬垫材料与导电材料于使用沉积制程的绝缘材料图案层144上以及抛光沉积阻障衬垫材料与导电材料，其导电材料使用化学机械抛光(cmp)制程，以形成导电材料层146(例如，导线导体层146b与阻障衬垫层146a)，其大致共平面绝缘材料层144。在一些实施例中，绝缘材料层144在覆盖另一组沟槽导体层130时，可暴露一组沟槽导体层130。在一些实施例中，用于绝缘材料层144的沉积制程可包含沉积介电材料，其使用化学气相沉积(cvd)、电浆增强型化学气相沉积(pecvd)、旋涂制程、物理气相沉积(pvd)或原子层沉积(ald)。作为范例且不具限制，绝缘材料层144的介电材料可包含任何合适绝缘材料，例如氧化硅、氮化硅、氮氧化硅、硅酸盐玻璃、氧化铝、氧化铪、氧化锆、低k介电材料以及高k介电材料。在一些实施例中，用于阻障衬垫材料和/或导电材料的沉积制程可包含cvd制程、pvd制程、ald制程、电镀制程或无电解沉积(eld)制程。作为范例且不具限制，用于导电材料层146的阻障衬垫材料可包含金属材料(例如，钽或钨化钛)、金属氧化物(例如，氧化铝、氧化锰、氧化铬、氧化铌、氧化钛或上述材料的组合)、金属氮化物(例如氮化钽或氮化钛)、金属化合物(例如氧化铝、氧化锰、氧化铬、氧化铌、氧化钛和/或上述材料的组合)、含碳材料或上述材料的组合。作为范例且不具限制，用于导电材料层146的导电材料可包含铜、钴、镍、钌、铑、铱、锇、铝、铟、银、金、钨或碳纳米管。

请参照图2，在操作215中，导电盖层形成于导电材料层上以及介电材料堆叠形成于导电盖层上。例如，如图6所示，导电盖层142可形成于导电材料层146上以及绝缘材料层148可形成于导电盖层142上，如图5与图6所述。

请参照图5，形成导电盖层142的制程可包含当使用选择性沉积制程暴露相邻绝缘材料层144时，选择性成长一或多种导电材料于导电材料层144上。例如，一或多种导电材料可选择性成长于阻障衬垫层146a与导体层146b上。在一些实施例中，一或多种导电材料可在一或多种导电材料生长期间，侧向延伸并且形成于相邻导电材料层146的绝缘材料层144的边缘部分上。于此，所得导电盖层142可包含上肩结构152与下肩结构154。作为范例且不具限制，用于导电盖层142的一或多种导电材料可包含钴、钨、钽、氮化钛或氮化钽。在一些实施例中，用于形成导电盖层142的选择性沉积制程可包含ald制程、cvd制程、电镀制程或eld制程。例如，cvd制程可通过使用诸如钌之类合适前体选择性沉积钴于导电材料层146上，该前体可在导电材料层146上选择性地成晶核。所得导电盖层142可完全封装其下方的导电材料层146，以抑制与其下方的导电材料层146相关的电子迁移。在一些实施例中，该导电盖层142的厚度h142可在约2nm至约5nm的范围内。h142的其他厚度在本揭露的精神与范围内。

在一些实施例中，选择性形成导电盖层142于导电材料层146上的制程可包含选择性形成抑制材料层(未于图5示出)于图4使用自组装制程的半导体元件400的绝缘材料层144上以及毯式沉积一或多种使用沉积制程的导电材料(例如，钴、钨、钽、氮化钛或氮化钽)，其中沉积制程可被延迟或被抑制于抑制材料层的表面上。于此，一或多种导电材料可被图案化以选择性形成导电盖层142于导电材料层146上。

请参照图6，用于绝缘材料层148的制程可包含通过沉积制程依序性毯式沉积一或多种介电层于图5的半导体元件500上。例如，如图6所示，沉积制程可沉积蚀刻停止层(esl)148a于绝缘材料层144与导电盖层142上并且沉积介电材料层148b于esl148a上。作为范例且不具限制，用于形成绝缘材料层148的沉积制程可包含cvd制程、ald制程、pvd制程或高密度电浆(hdp)cvd制程。虽图6绘示沉积两个介电层(例如，esl148a与介电材料层148b)以形成绝缘材料层148，但任意数量的介电层可依序性沉积以形成绝缘材料层148。在一些实施例中，一或多个介电层(例如，esl148a与介电材料层148b)彼此可具有不同蚀刻选择性。于此，基于彼此两者间的蚀刻选择性，一或多个介电层中的每一个可具有不同厚度。如此，位于介电层148b至esl148a之间的厚度比(例如，厚度h148b对比厚度h148a)可在约10至约150，基于两者间的蚀刻选择性。在一些实施例中，物理接触导电盖层142的一或多个介电层中的介电层(例如，esl148a)可封装导电盖层142的顶面145与侧壁143。例如，esl148a的厚度h148a可大于导电盖层142的厚度h142以封装顶面145与侧面143。一或多个介电层(例如，esl148a与介电材料层148b)中的每一个可包含合适绝缘材料。在一些实施例中，接触导电盖层142的一或多个介电层中的介电层(例如，esl148a)可包含催化剂材料，该催化剂材料在操作220中可辅助蚀刻制程以形成相互混合层742(例如，如图7a至图7c所示)于导电盖层142中。在一些实施例中，用于形成绝缘材料层148的一或多个介电层中的每一个可包含催化剂材料。在一些实施例中，催化剂材料可包含氮化物材料，例如氮化铝、氮化硅、掺杂氮的碳化硅、碳化硅或掺杂氧的碳化硅。在一些实施例中，一或多个介电层中的每一个(例如，esl148a与介电材料层148b)可包含氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、氧化铝、氧氮化铝、氧化锆、氧化锆铝、铪氧化物、低k介电材料或高k介电材料。

请参照图2，在操作220中，通过介电材料与导电盖层的堆叠形成沟槽导体层，以接触导电材料层。例如，如图9所示，沟槽导体层162可通过绝缘材料层148与导电盖层142所形成，以物理性接触导电材料层146，如图7a至图7c、图8以及图9所述。用于形成沟槽导体层162制程可包含：形成图案化硬遮罩层772(如图7a所示)于图6所示的半导体元件600上；形成通道701于绝缘材料层148中(如图7a所示)；通过导电盖层142形成通道801，其通道801具有水平(例如，在x方向上)宽度w161，以暴露导电材料层146(如图8所示)以及填充一或多种导电材料于通道801中，以形成物理接触导电材料层146的沟槽导体层162。

请参照图7a，形成硬遮罩层772的制程可包含毯式形成介电材料于绝缘材料层148上以及通过光阻剂层(未于图7a示出)蚀刻介电材料，其光阻剂层通过光刻制程图案化。作为范例且不具限制，用于硬遮罩层772的介电材料可包含氧化硅，其可通过任何合适沉积方法(例如，cvd制程、pecvd制程、pvd制程与ald制程)所沉积。在一些实施例中，用于硬遮罩层772的介电材料可为聚合物层，其聚合物层可使用旋涂方法所形成。在一些实施例中，所得硬遮罩层772可具有在约10nm至约50nm范围内的厚度h772。基于本揭露的内容，硬遮罩层772的其他材料与厚度皆在本揭露的范围与精神内。

用于形成通道701的制程可包含通过使用蚀刻制程的硬遮罩层772蚀刻绝缘材料层148。在一些实施例中，蚀刻制程可去除绝缘材料层148的上部，同时保留绝缘材料层148的下部。例如，如图7a所示，由于介电材料层148b与esl148a之间的蚀刻选择性，蚀刻制程可去除介电材料层148b以形成位于esl148a上的通道701。在一些实施例中，蚀刻制程可去除绝缘材料层144以形成具有倾斜侧壁的通道701。用于形成通道701的蚀刻制程可包含湿蚀刻制程、干蚀刻制程或上述制程的组合。在一些实施例中，湿蚀刻制程可包含使用稀氢氟酸(dhf)处理、过氧化铵混合物(apm)、过氧化硫混合物(spm)、热去离子水(di水)、四甲基氢氧化铵(tmah)、或上述材料的组合。在一些实施例中，干蚀刻制程可包含使用气体混合物相关的电浆干蚀刻，其气体混合物具有八氟环丁烷(c4f8)、三氟甲烷(chf3)、四氟化碳(cf4)、二氟甲烷(ch2f2)、氩气(ar)、氮气(n2)、氧气(o2)、氦气(he)、氯气(cl2)、溴化氢(hbr)或上述材料的组合。在一些实施例中，通道701可具有水平(例如，在x方向上)宽度w701，其在约1nm至约80nm的范围内。其他通道701的宽度w701皆在本揭露的范围与精神内。

进一步地，如图7a所示，形成通道701的制程也可引起在导电盖层142中相互混合层742的形成。相互混合层742可由通道701下方的部分导电盖层142之间的反应所引起以及用于形成通道701的蚀刻制程所引起。例如，用于形成通道701的蚀刻制程可包含使用含氟电浆的干蚀刻，其含氟电浆去除介电材料层148b。基于含氟电浆相关的功率与偏压，含氟电浆的离散(例如，电浆的漂移和/或扩散的标准差)可大于导电盖层142上方的部分esl148a(例如，分散率≥h148a至h142)。因此，部分含氟电浆可穿透esl148a以与导电盖层142反应，以形成包含氟化物与导电盖层142材料的相互混合层742。在一些实施例中，导电盖层142可包含钴，其中相关的相互混合层742可包含钴与氟的化合物(例如cofx)。基于与干蚀刻制程相关的电浆物质，在一些实施例中，相互混合层742可包含导电盖层142的材料、氯、溴、碳、氧、硫、磷或氮中的化合物。在一些实施例中，干蚀刻制程的电浆离散可改变通道701下方的部分导电盖层142的结晶度。因此，相互混合层742可为导电盖层142的非晶对应物。在一些实施例中，干蚀刻制程的电浆离散可从绝缘材料层148溅射材料，其中此溅射材料可为催化剂，以转化其下方的导电盖层142以形成相互混合层742。例如，esl148a可由氮化铝所制成，其氮化铝可通过作为催化剂的电浆离散所溅射，以形成相互混合层742。在一些实施例中，与干蚀刻制程相关的偏压可在约10伏特至约1000伏特的范围内，以提供可从esl148a穿透的离散，以形成相互混合层742。在一些实施例中，与干蚀刻制程相关的射频(rf)功率范围可从约10瓦特至约1000瓦特，以提供可从esl148a穿透的离散，以形成相互混合层742。在一些实施例中，由于干蚀刻制程的离散侧面(例如，沿x-y平面)，相互混合层742可具有水平(例如，在x方向上)宽度w742，其宽度大于通道701的底部宽度w701。在一些实施例中，相互混合层742的宽度w742可与通道701的底部宽度w701大致相同。

在一些实施例中，形成通道701的蚀刻制程可从绝缘材料层148蚀刻。请参照图7b，蚀刻制程可去除每一esl148a与每一介电材料层148b。在一些实施例中，蚀刻制程可包含干蚀刻制程，其可以进一步导致先前所述的通道701下方的相互混合层742。于此，可通过绝缘材料层148形成通道701以暴露相互混合层742。

在一些实施例中，请参照图7c，在形成通道701于绝缘材料层148中后，可在通道701中进一步形成具有更窄底部宽度w703(例如，宽度w703＜宽度w701)的通道703。作为范例且不具限制，用于形成通道703的制程可包含使用光刻制程在通道701中形成光阻剂层(未于图7c示出)以及通过使用蚀刻制程的光阻剂去除绝缘材料层148。在一些实施例中，蚀刻制程可包含干蚀刻制程，如先前所述，该干蚀刻制程可进一步在通道703下方形成相互混合层742。

请参照图8，用于形成通道801的制程可包含使用蚀刻制程从导电盖层142选择性去除相互混合层742。在一些实施例中，在去除相互混合层742前，形成通道801的制程可进一步包含使用蚀刻制程去除通道701下方的部分绝缘材料层148。用于形成通道801的蚀刻制程可包含湿蚀刻制程、干蚀刻制程或上述制程的组合。湿蚀刻制程可包含使用可溶解相互混合层742的湿蚀刻剂。在一些实施例中，湿蚀刻剂可包含氧化剂，例如过氧化氢。在一些实施例中，过氧化氢的浓度可为约0.5％至约8％。如果浓度大于8％，则会增加控制氧化反应的难度。如果浓度小于0.5％，则不足以去除相互混合层。例如，相互混合层742可包含氟与钴的化合物(例如，cofx)，其中湿蚀刻制程可使用过氧化氢溶解cofx化合物(例如，相互混合层742)以形成通道801，以暴露其下方的导电材料层146(例如，金属层146b)。在一些实施例中，用于湿蚀刻制程的氧化剂可进一步包含硝酸、硫酸、溴或任何其他合适氧化剂。在一些实施例中，用于形成通道801的湿蚀刻制程还可包含使用去离子水以溶解相互混合层742。在一些实施例中，用于形成通道801的湿蚀刻制程还可包含使用dhf处理、apm处理、spm处理或上述处理的组合。用于形成通道801的干蚀刻制程可包含使用与气体混合物相关的电浆干蚀刻，其气体混合物具有八氟环丁烷、三氟甲烷、四氟化碳、二氟甲烷、氩、氮气、氧气、臭氧、氦气、氯气或溴化氢。

在一些实施例中，在去除相互混合层742前，形成通道801的制程可进一步包含去吸盘制程，以增强去除相互混合层742的蚀刻制程的蚀刻效率。在一些实施例中，去吸盘制程可去除半导体元件700(如图7a至图7c所示)上的静电荷，因此可改变通道701的表面疏水性。于此，用于去除相互混合层742的蚀刻制程的蚀刻剂(例如过氧化氢)可更有效地通过通道701传送以与相互混合层742反应。可使用低密度电浆执行去吸盘制程。作为范例且不具限制，可在约3m托尔至约200m托尔的压力下产生用于去吸盘制程的低密度电浆。在一些实施例中，可以约10瓦特至约1000瓦特的功率产生用于去吸盘制程的低密度电浆。如果功率大于1000瓦特，则会对半导体元件700(如图7a至图7c所示)造成物理性损坏。如果功率小于10瓦特，则不足以去除静电荷以改变通道701的表面疏水性。基于本揭露的内容，用于执行去吸盘制程的其他方法可在本揭露的精神与范围内。

请参照图9，填充一或多个导电材料层可包含使用沉积制程毯式沉积一或多个导电材料层以及使用cmp制程抛光沉积的一或多个导电材料层以形成沟槽导体层162，其沟槽导体层162大致共平面绝缘材料层148。在一些实施例中，一或多个导电材料层可包含阻障衬垫层962a与通道导体层962b。作为范例且不具限制，阻障衬垫层962a可包含金属材料(例如，钽或钨化钛)、金属氧化物(例如，氧化铝、氧化锰、氧化铬、氧化铌、氧化钛或上述材料的组合)、金属氮化物(例如氮化钽或氮化钛)、金属化合物(例如氧化铝、氧化锰、氧化铬、氧化铌、氧化钛和/或其组合)、含碳材料或上述材料的组合。作为范例且不具限制，通道导体层962b可包含铜、钴、镍、钌、铑、铱、锇、铝、铟、银、金、钨或碳纳米管。在一些实施例中，用于阻障衬垫层962a与通道导体层962b的沉积制程可包含cvd制程、pvd制程、ald制程、电镀制程或eld制程。

请参照图2，在操作225中，另一导电材料层可形成于沟槽导体层上。例如，如图10图所示，互连结构1402的导电材料层146可形成于沟槽导体层162与绝缘材料层148上。形成互连结构1402的导电材料层146的制程可类似于上述操作210。例如，用于形成互连结构1402的制程可包含：通过合适沉积制程于图9的半导体元件900上毯式沉积一或多个介电层(例如，互连结构1402的绝缘材料层148)，该合适沉积制程例如为cvd制程、pecvd制程、pvd制程以及ald制程；通过沉积的介电层形成通道(未于图10图示出)，以使用光刻制程与蚀刻制程暴露互连结构1401的导电材料层146以及使用一或多种导电材料填充通道，并且使用cmp制程抛光一或多种导电材料。

进一步地，在操作225中，互连结构1402的其他元件，例如互连结构1402的导电盖层142、沟槽导体层162与绝缘材料层148，可形成于互连结构1402的导电材料层146上，通过使用与先前所述操作210、215以及220相似的制造步骤。

本揭露提供范例性互连结构及其形成方法。互连结构可包含导线层、于导线层上的绝缘材料层以及嵌入于绝缘材料层中与导线层上的导电盖层。互连结构可进一步包含沟槽导体层，沟槽导体层通过绝缘材料层与导电盖层所形成，以物理性接触导线层。在一些实施例中，通过绝缘材料层与导电盖层形成沟槽导体层的方法可包含转换部分导电盖层为含氟化合物、去除含氟化合物以通过导电盖层形成通道以及使用一或多种导电材料填充通道。互连结构可提供低电阻回路网的优点且同时避免电子迁移故障，从而提高集成电路的效能与良率。

在一些实施例中，一种形成互连结构的方法可包含：形成导电材料层于基底上；形成金属盖层于导电材料层上；形成绝缘材料层于金属盖层上；形成通道于绝缘材料层与金属盖层内以及以导电材料其他层填充通道。在一些实施例中，形成导电材料层包含形成与导电材料层大致共平面的绝缘材料其他层。形成金属盖层包含当暴露绝缘材料其他层，选择性成长金属盖层于导电材料层上。在一些实施例中，选择性成长导电材料层包含选择性成长钴、钌、钨或上述材料的组合于导电材料层上。在一些实施例中，形成绝缘材料层包含沉积绝缘材料层于金属盖层的顶面与侧面上。在一些实施例中，形成绝缘材料层包含沉积氮化铝层于金属盖层上。在一些实施例中，形成通道包含形成含氟化合物层于金属盖层内。在一些实施例中，形成通道包含以氧化剂去除含氟化合物层。在一些实施例中，形成通道包含形成其他通道于绝缘材料层内以及以从约10瓦特至约1000瓦特的功率关联的去吸盘制程去除在其他通道中的静电荷。

在一些实施例中，一种形成互连结构的方法可包含：形成鳍片结构于基底上；形成金属接点于鳍片结构上；形成导电材料层于金属接点上；形成金属盖层于导电材料层上；形成绝缘材料层于金属盖层上；以及形成通道于绝缘材料层与金属盖层中以暴露导电材料层。在一些实施例中，包含形成绝缘材料其他层于鳍片结构上。形成金属盖层包含当暴露绝缘材料层，选择性成长金属盖层于导电材料层上。在一些实施例中，形成绝缘材料层包含沉积绝缘材料层于金属盖层的顶面与侧面上。在一些实施例中，形成通道包含形成其他通道于绝缘材料层中与于金属盖层的一部分上以及以氟相互混合金属盖层的该部分。在一些实施例中，形成通道包含当暴露金属盖层的其他部分，以氧化剂选择性去除金属盖层的一部分。在一些实施例中，形成通道包含以从约10瓦特至约1000瓦特的功率关联的去吸盘制程从其他通道放电电荷。在一些实施例中，包含形成导电材料其他层于通道中以接触导电材料层与金属盖层。在一些实施例中，包含形成导电材料其他层于通道与绝缘材料层上。

在一些实施例中，一种互连结构可包含：基底；导电材料层，位于基底上；金属盖层，位于导电材料层上；绝缘材料层，位于金属盖层的顶面与侧面上以及沟槽导体层，形成于绝缘材料层与金属盖层中。在一些实施例中，沟槽导体层接触导电材料层。在一些实施例中，绝缘材料层位于导电材料层的侧面上。在一些实施例中，包含导电材料其他层，其位于沟槽导体层与绝缘材料层上。

前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本揭露的样态。本领域技术人员应当理解，他们可以容易地将本揭露用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，它们可以在这里进行各种改变，替换和变更。