一种碳化硅MOSFET器件的制作方法

一种碳化硅mosfet器件
技术领域
[0001]
本实用新型涉及半导体器件领域，尤其涉及一种碳化硅mosfet器件。


背景技术：

[0002]
传统的碳化硅mosfet的自对准工艺通常需要pwell、nplus、pplus三层光罩，重复地进行薄膜沉积、光刻、刻蚀、离子注入等工艺，最终在碳化硅上形成对应的pn结。
[0003]
从成本角度，每多一层光罩，就会增加半导体器件的制造成本；从加工周期角度，每多一层光罩，就会增加大致7天的加工时间。因此，希望提供一种碳化硅mosfet器件，能够缩短加工周期，减少制造成本。


技术实现要素：

[0004]
鉴于此，有必要提供一种可以减少制造成本的碳化硅mosfet器件。
[0005]
本实用新型为达上述目的所提出的技术方案如下：
[0006]
一种碳化硅mosfet器件，所述碳化硅mosfet器件包括碳化硅基底、sio2薄膜层、栅电极、层间介质层及源极金属，所述碳化硅基底包括p阱、pplus区域及两个nplus区域，所述pplus区域及两个nplus区域形成于所述p阱内，这两个nplus区域分别位于所述pplus区域两端的正上方，且这两个nplus区域的上表面与所述p阱的上表面及所述碳化硅基底的上表面齐平，所述碳化硅基底在两个nplus区域之间沿其上表面方向还开设有第一沟槽，所述第一沟槽的深度大于两个nplus区域的深度且小于所述pplus区域的深度；所述sio2薄膜层及所述栅电极覆盖于所述碳化硅基底的上表面除所述第一沟槽的位置，以在所述第一沟槽的正上方形成第二沟槽；所述栅电极覆盖于所述sio2薄膜层的上表面；所述层间介质层覆盖于所述sio2薄膜层与所述栅电极靠近所述第二沟槽的侧面以及所述栅电极的上表面；所述源极金属覆盖于所述第一沟槽、所述第二沟槽的表面及所述层间介质层的上表面。
[0007]
进一步地，所述栅电极的覆盖面积与所述sio2薄膜层的覆盖面积相同。
[0008]
进一步地，所述第二沟槽的宽度大于所述第一沟槽的宽度，以使得所述sio2薄膜层与两个nplus区域接触的地方形成台阶。
[0009]
进一步地，所述层间介质层覆盖于所述sio2薄膜层与所述栅电极靠近所述第二沟槽的侧面的厚度小于所述台阶的宽度。
[0010]
上述碳化硅mosfet器件通过在碳化硅基底上将两个nplus区域分别形成于所述pplus区域两端的正上方，并在两个nplus区域之间沿其上表面方向设有的第一沟槽；又通过位于碳化硅基底上表面的sio2薄膜层及栅电极在所述第一沟槽的正上方形成第二沟槽；然后通过所述源极金属覆盖于所述第一沟槽及所述第二沟槽内，以形成对应的pn结。本实用新型结构简单，可减少制造成本，且极大地缩短加工周期。
附图说明
[0011]
图1为本实用新型的碳化硅mosfet器件一较佳实施方式的剖面示意图。
[0012]
图2为本实用新型的碳化硅mosfet器件一较佳实施方式的的剖面分解示意图。
[0013]
主要元件符号说明
[0014]
碳化硅mosfet器件
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100
[0015]
碳化硅基底
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10
[0016]
p阱
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12
[0017]
pplus区域
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14
[0018]
nplus区域
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16
[0019]
第一沟槽
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18
[0020]
sio2薄膜层
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20
[0021]
第二沟槽
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22
[0022]
台阶
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24
[0023]
栅电极
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30
[0024]
层间介质层
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40
[0025]
源极金属
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50
[0026]
如下具体实施方式将结合上述附图进一步说明本实用新型。
具体实施方式
[0027]
为了使本实用新型的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本实用新型作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
[0028]
本实用新型提供了一种碳化硅mosfet器件100，其结构剖面示意图如图1所示。所述碳化硅mosfet器件100自下而上包括碳化硅基底10、sio2薄膜层20、栅电极30、层间介质层40及源极金属50。
[0029]
请同时参考图2，所述碳化硅基底10包括一p阱12、一pplus区域14及两个nplus区域16。所述pplus区域14及两个nplus区域16形成于所述p阱12内。这两个nplus区域16分别位于所述pplus区域14两端的正上方，且这两个nplus区域16的上表面与所述p阱12的上表面及所述碳化硅基底10的上表面齐平。所述碳化硅基底10在两个nplus区域16之间沿其上表面方向还开设有一第一沟槽18。所述第一沟槽18的深度大于两个nplus区域16的深度且小于所述pplus区域14的深度，如此，可使得所述pplus区域14及两个nplus区域16在靠近所述第一沟槽18的一侧均暴露于所述第一沟槽18内。
[0030]
所述sio2薄膜层20覆盖于所述碳化硅基底10的上表面除所述第一沟槽18的位置，以在所述第一沟槽18的正上方形成第二沟槽22。所述第二沟槽22的宽度大于所述第一沟槽18的宽度，以使得所述sio2薄膜层20与两个nplus区域16接触的地方形成台阶24。
[0031]
所述栅电极30覆盖于所述sio2薄膜层20的上表面。所述栅电极30的覆盖面积与所述sio2薄膜层20的覆盖面积相同，且上下对齐。在本实施方式中，所述栅电极30的材料为多晶硅。
[0032]
所述层间介质层40覆盖于所述sio2薄膜层20与所述栅电极30靠近所述第二沟槽22的侧面以及所述栅电极30的上表面。所述层间介质层40覆盖于所述sio2薄膜层20与所述栅电极30靠近所述第二沟槽22的侧面的厚度小于所述台阶24的宽度。
[0033]
所述源极金属50覆盖于所述第一沟槽18、所述第二沟槽22的表面及所述层间介质层40的上表面。
[0034]
上述碳化硅mosfet器件100通过在碳化硅基底10上将两个nplus区域16分别形成于所述pplus区域14两端的正上方，并在两个nplus区域16之间沿其上表面方向设有的第一沟槽18；又通过位于碳化硅基底10上表面的sio2薄膜层20及栅电极30在所述第一沟槽18的正上方形成第二沟槽22；然后通过所述源极金属50覆盖于所述第一沟槽18及所述第二沟槽22内，以形成对应的pn结。
[0035]
相对于现有的制作工艺，本实用新型提供的碳化硅mosfet器件100的结构简单，在制造工艺上可缩短加工周期，减少制造成本，具体如下：
[0036]
提供一碳化硅基底，所述碳化硅基底的表面上淀积有第一掩膜层；通过p阱光罩对所述第一掩膜层进行光刻，以刻蚀出第一掩膜区域及第一离子注入区域，并通过所述第一掩膜区域，对所述第一离子注入区域注入al离子，以形成p阱；采用低压力化学气相沉积法淀积第二掩膜层，并采用干法刻蚀的方法对所述第二掩膜层进行反刻形成第二离子注入区域及第二掩膜区域；通过所述第二掩膜区域，对所述第二离子注入区域注入n离子，形成的nplus区域；通过所述第二掩膜区域，对所述第二离子注入区域注入al离子，在所述nplus区域的正下方形成pplus区域；将所述第一掩膜层刻蚀干净后通过生长或沉积工艺依次在所述碳化硅基底上形成sio2薄膜层及栅电极，并通过光刻及刻蚀工艺，以在所述sio2薄膜层及所述栅电极上形成一刻蚀区域；淀积层间介质层，并在所述刻蚀区域内采用干法刻蚀的方法对所述层间介质层及所述碳化硅基底进行刻蚀，以形成第一沟槽及第二沟槽；最后采用湿法刻蚀的方法对所述nplus区域上方的层间介质层进行刻蚀，以使得所述nplus区域与所述层间介质层间形成台阶，并沉积源极金属、光刻刻蚀以及高温合金化，使得所述源极金属与所述nplus区域及所述pplus区域形成良好的欧姆接触。
[0037]
以上内容是结合具体/优选的实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，其还可以对这些已描述的实施方式做出若干替代或变型，而这些替代或变型方式都应当视为属于本实用新型的保护范围。在本说明书的描述中，参考术语“一种实施例”、“一些实施例”、“优选实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。