半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体器件的集成度越来越高，半导体器件工作需要的电压和电流不断降低，晶体管开关的速度也随之加快，随之对半导体工艺各方面要求大幅提高。形成了后栅工艺(gate last process)，即先形成伪栅结构，进行源/漏注入及高温退火工艺后，去除伪栅结构，再沉积栅氧化层，最终形成栅极结构。
3.栅氧化层是半导体器件如mosfet(场效应晶体管)中的重要结构，如果栅氧化层上存在缺陷将导致器件的可靠性下降。在i/o区域上，栅氧化层的厚度也有不同的需求，而应对于不同工艺厚度需求的栅氧化层，在i/o区域的鳍部上形成的过程中，容易对鳍部造成一定程度的损伤，降低了半导体结构的性能。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
5.为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括衬底以及凸出于所述衬底的鳍部，所述基底包括用于形成第一器件的第一区域以及用于形成第二器件的第二区域，其中，所述第一器件的工作电压大于所述第二器件的工作电压；第一栅氧化层，保形覆盖所述第一区域和第二区域的鳍部，其中，位于所述第二区域的所述第一栅氧化层用于构成所述第一器件的栅介质层；第二栅氧化层，保形覆盖所述第一区域的第一栅氧化层，其中，位于所述第一区域的所述第二栅氧化层和第一栅氧化层用于构成所述第二器件的栅介质层。
6.可选的，所述半导体结构还包括：刻蚀停止层，位于所述第一区域中的所述第一栅氧化层和第二栅氧化层之间，所述刻蚀停止层的材料为栅介质材料，且所述刻蚀停止层和第一栅氧化层之间具有刻蚀选择比；所述第一器件的栅介质层还包括所述刻蚀停止层。
7.可选的，所述第一栅氧化层的材料包括氧化硅、氧化锗或氧化锗硅，所述第二栅氧化层的材料包括氧化硅。
8.可选的，所述刻蚀停止层的材料介电常数大于所述第二栅氧化层的材料介电常数。
9.可选的，所述刻蚀停止层的材料包括氮化硅或氧化铝。
10.可选的，所述第一栅氧化层的厚度为至所述第二栅氧化层的厚度为至
11.可选的，所述刻蚀停止层的厚度为至
12.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括
衬底以及凸出于所述衬底的鳍部，所述基底包括用于形成第一器件的第一区域以及用于形成第二器件的第二区域，其中，所述第一器件的工作电压大于所述第二器件的工作电压；形成保形覆盖所述第一区域和第二区域的鳍部的第一栅氧化层，其中，位于所述第二区域的所述第一栅氧化层用于构成所述第二器件的栅介质层；形成保形覆盖所述第一栅氧化层的第二栅氧化层，其中，位于所述第一区域的所述第二栅氧化层和第一栅氧化层用于构成所述第一器件的栅介质层；在所述第二区域中进行栅介质层减薄处理，所述栅介质层减薄处理包括：去除位于所述第二区域的所述第二栅氧化层。
13.可选的，形成所述介电隔离结构的步骤包括：在形成所述第一栅氧化层之后，形成所述第二栅氧化层之前，还包括：形成保形覆盖所述第一栅氧化层的刻蚀停止层，所述刻蚀停止层的材料为栅介质材料，且所述刻蚀停止层和第一栅氧化层之间具有刻蚀选择比；形成所述第二栅氧化层的步骤中，所述第二栅氧化层保形覆盖所述刻蚀停止层，所述第二器件的栅介质层还包括所述刻蚀停止层；去除位于所述第二区域的所述第二栅氧化层的步骤中，以所述刻蚀停止层的表面作为刻蚀停止位置；所述栅介质层减薄处理还包括：在去除位于所述第二区域的所述第二栅氧化层后，去除位于所述第二区域的所述刻蚀停止层。
14.可选的，所述去除位于所述第二区域的所述第二栅氧化层之前，所述形成方法包括：在位于所述第一区域的所述第二栅氧化层上形成光刻胶层；以所述光刻胶层为掩膜，进行所述栅介质层减薄处理；在所述栅介质层减薄处理后，所述形成方法还包括：去除所述光刻胶。
15.可选的，采用湿法刻蚀工艺去除位于所述第二区域的所述第二栅氧化层。
16.可选的，采用湿法刻蚀工艺去除位于所述第二区域的所述刻蚀停止层。
17.可选的，所述湿法刻蚀工艺采用的刻蚀溶液包括hf溶液，其中，hf的体积浓度为0.1％至1％。
18.可选的，所述湿法刻蚀工艺采用的刻蚀溶液包括h3po4溶液，其中，h3po4的体积浓度为70％至90％，溶液温度为120℃至170℃。
19.可选的，采用原位水蒸气氧化工艺形成所述第一栅氧化层。
20.可选的，采用原子层沉积工艺形成所述第二栅氧化层。
21.可选的，采用原子层沉积工艺形成所述刻蚀停止层。
22.可选的，所述第一栅氧化层的材料包括氧化硅、氧化锗或氧化锗硅，所述第二栅氧化层的材料包括氧化硅。
23.可选的，所述刻蚀停止层的材料介电常数大于所述第二栅氧化层的材料介电常数。
24.可选的，所述刻蚀停止层的材料包括氮化硅或氧化铝。
25.与现有技术相比，本发明实施例的技术方案具有以下优点：
26.本发明实施例提供的半导体结构中，第一栅氧化层保形覆盖所述鳍部，位于所述第二区域的所述第一栅氧化层用于构成所述第二器件的栅介质层；第二栅氧化层保形覆盖所述第一区域的第一栅氧化层，位于所述第一区域的所述第二栅氧化层和第一栅氧化层用于构成所述第二器件的栅介质层；本发明实施例中，所述第一区域和第二区域的鳍部表面均与第一栅氧化层相接触，也就是说，仅所述第一栅氧化层直接沉积在所述鳍部表面，所述第二区域的鳍部仅暴露于形成所述第一栅氧化层的工艺环境中，在形成第一栅氧化层后，
第一栅氧化层能够对所述鳍部起到保护作用，与第一区域的鳍部表面与第二栅氧化层相接触、第一区域的第一栅氧化层覆盖第二栅氧化层的方案相比，本发明实施例减少了所述第二区域的鳍部暴露于形成栅氧化层的工艺环境中的次数，相应减小了形成第二栅氧化层的制程对所述第二区域的鳍部的消耗，从而能既达到所述第一区域和第二区域对栅介质层厚度的要求，又提高所述第一区域和第二区域的鳍部宽度均一性和高度均一性，进而有利于提高半导体结构的性能。
27.可选方案中，所述半导体结构还包括刻蚀停止层，位于所述第一区域中的所述第一栅氧化层和第二栅氧化层之间，所述刻蚀停止层保形覆盖所述第一区域的所述第一栅氧化层，所述刻蚀停止层的材料为栅介质材料，且所述刻蚀停止层和第一栅氧化层之间具有刻蚀选择比。在半导体结构的形成过程中，所述刻蚀停止层通常还保形覆盖第二区域的第一栅氧化层，所述第二栅氧化层相应还保形覆盖第二区域的刻蚀停止层，并通过刻蚀的方式去除第二区域中的第二栅氧化层和刻蚀停止层，其中，在刻蚀第二区域中的第二栅氧化层的过程中，能够以所述刻蚀停止层的表面作为刻蚀停止位置，从而减小对第二区域中的第一栅氧化层的损伤，而且所述刻蚀停止层和第一栅氧化层之间具有刻蚀选择比，因此，去除所述刻蚀停止层的工艺对所述第二区域中的第一栅氧化层的损伤也较小，从而有利于提高第二区域中的第一栅氧化层的膜层质量，进而有利于进一步提高半导体结构的性能。
28.可选方案中，所述刻蚀停止层的材料介电常数(即k值)大于所述第二栅氧化层的材料介电常数，所述第二器件的栅介质层还包括所述刻蚀停止层，增大了所述栅介质层的物理厚度，相应增加了所述栅极介质层的等效氧化厚度(equivalent oxide thickness，eot)，为了减小所述等效氧化物厚度，根据等效氧化层厚度公式，增大栅介质层的介电常数可以减小栅介质层的等效氧化层厚度，从而提高半导体结构的工作频率，因此，本发明实施例通过使所述刻蚀停止层的材料介电常数大于所述第二栅氧化层的材料介电常数，使得所述第二器件的栅介质层的总体介电常数增大，从而能够在增大所述栅极介质层的物理厚度的情况下相应减小等效氧化层厚度，减少所述栅极介质层的漏电几率，相应减小器件漏电电流的同时，增加所述栅介质层的电学稳定性，相应提升了半导体结构的可靠性。
29.本发明实施例提供的形成方法中，在所述第一区域和第二区域形成保形覆盖所述鳍部的第一栅氧化层，其中，位于所述第二区域的所述第一栅氧化层用于构成所述第二器件的栅介质层；之后形成保形覆盖所述第一栅氧化层的第二栅氧化层，其中，位于所述第一区域的所述第二栅氧化层和第一栅氧化层用于构成所述第二器件的栅介质层；再对所述栅介质层进行减薄处理，去除位于所述第二区域的所述第二栅氧化层。本发明实施例中，仅所述第一栅氧化层直接沉积在所述鳍部表面，也就是说，所述第二区域的鳍部仅暴露于形成所述第一栅氧化层的工艺环境中，在形成第一栅氧化层后，第一栅氧化层能够对所述鳍部起到保护作用，与先在第一区域和第二区域的鳍部表面形成第二栅氧化层，随后去除第二区域的第二栅氧化层，接着在第一区域的第二栅氧化层表面以及第二区域的鳍部表面形成第一栅氧化层的方案相比，本发明实施例减少了所述第二区域的鳍部暴露于形成栅氧化层的工艺环境中的次数，相应减小了形成第二栅氧化层的制程对所述第二区域的鳍部的消耗，从而能既达到所述第一区域和第二区域对栅介质层厚度的要求，又提高所述第一区域和第二区域的鳍部宽度均一性和高度均一性，进而有利于提高半导体结构的性能。
30.可选方案中，在形成所述第一栅氧化层之后，形成所述第二栅氧化层之前，形成保
形覆盖所述第一栅氧化层的刻蚀停止层，所述刻蚀停止层的材料为栅介质材料，且所述刻蚀停止层和第一栅氧化层之间具有刻蚀选择比，所述第二栅氧化层保形覆盖所述刻蚀停止层，去除位于所述第二区域的所述第二栅氧化层的步骤中，以所述刻蚀停止层的表面作为刻蚀停止位置，在去除位于所述第二区域的所述第二栅氧化层后，去除位于所述第二区域的所述刻蚀停止层。本发明实施例中，去除位于所述第二区域的所述第二栅氧化层的步骤中，以所述刻蚀停止层的表面作为刻蚀停止位置，从而减小对第二区域中的第一栅氧化层的损伤，而且所述刻蚀停止层和第一栅氧化层之间具有刻蚀选择比，因此，去除所述刻蚀停止层的工艺对所述第二区域中的第一栅氧化层的损伤也较小，从而有利于提高第二区域中的第一栅氧化层的膜层质量，进而有利于进一步提高半导体结构的性能。
31.可选方案中，所述刻蚀停止层的材料介电常数(即k值)大于所述第二栅氧化层的材料介电常数，所述第二器件的栅介质层还包括所述刻蚀停止层，增大了所述栅极介质层的物理厚度，相应增加了所述栅极介质层的等效氧化厚度(equivalent oxide thickness，eot)，为了减小所述等效氧化物厚度，根据等效氧化层厚度公式，增大栅介质层的介电常数可以减小栅介质层的等效氧化层厚度，从而提高半导体结构的工作频率，因此，本发明实施例通过使所述刻蚀停止层的材料介电常数大于所述第二栅氧化层的材料介电常数，使得所述第二器件的栅介质层的总体介电常数增大，从而能够在增大所述栅极介质层的物理厚度的情况下相应减小等效氧化层厚度，减少所述栅极介质层的漏电几率，相应减小器件漏电电流的同时，增加所述栅介质层的电学稳定性，相应提升了半导体结构的可靠性。
附图说明
32.图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
33.图5是本发明半导体结构一实施例的结构示意图；
34.图6至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
35.目前半导体结构的性能仍有待提高。现结合一种半导体结构的形成方法分析其性能仍有待提高的原因。
36.参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
37.参考图1，提供基底，包括衬底10以及凸立于所述衬底10的鳍部12，所述鳍部12露出的衬底10上形成有隔离层11，所述隔离层11覆盖所述鳍部12的部分侧壁，所述基底包括用于形成第一器件的第一区域10h以及用于形成第二器件的第二区域10s，其中，所述第一器件的工作电压大于所述第二器件的工作电压。
38.参考图2，形成保形覆盖所述第一区域10h和第二区域10s的鳍部12的第二栅氧化层20。
39.参考图3，去除位于所述第二区域10s的第二栅氧化层20，保留位于第一区域10h的第二栅氧化层20。
40.参考图4，形成保形覆盖所述第一区域10h的第二栅氧化层20和第二区域10s的鳍部12的第一栅氧化层21，其中，位于所述第一区域10h的所述第二栅氧化层20和第一栅氧化
层21用于构成所述第一器件的栅介质层(未标示)，位于所述第二区域10s的所述第一栅氧化层21用于构成所述第二器件的栅介质层(未标示)。
41.经研究发现，先在所述第一区域10h和第二区域10s的鳍部12表面形成第二栅氧化层20，随后去除第二区域10s的第二栅氧化层20，接着在第一区域10h的第二栅氧化层20表面以及第二区域10s的鳍部12表面形成第一栅氧化层21，所述第一区域10h的鳍部12暴露于形成栅氧化层的工艺环境中一次，而所述第二区域10s的鳍部12暴露于形成栅氧化层的工艺环境中两次，导致所述第二区域10s的鳍部12被过多地消耗，从而容易减小所述第二区域10s的鳍部12的宽度和高度，并导致所述第一区域10h和所述第二区域10s鳍部12的宽度均一性和高度均一性较差，进而影响所述半导体结构的性能。
42.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及凸出于所述衬底的鳍部，所述基底包括用于形成第一器件的第一区域以及用于形成第二器件的第二区域，其中，所述第一器件的工作电压大于所述第二器件的工作电压；形成保形覆盖所述第一区域和第二区域的鳍部的第一栅氧化层，其中，位于所述第二区域的所述第一栅氧化层用于构成所述第二器件的栅介质层；形成保形覆盖所述第一栅氧化层的第二栅氧化层，其中，位于所述第一区域的所述第二栅氧化层和第一栅氧化层用于构成所述第二器件的栅介质层；进行栅介质层减薄处理，所述栅介质层减薄处理包括：去除位于所述第第二区域的所述第二栅氧化层。
43.本发明实施例提供的形成方法中，在所述第一区域和第二区域形成保形覆盖所述鳍部的第一栅氧化层，其中，位于所述第二区域的所述第一栅氧化层用于构成所述第二器件的栅介质层；之后形成保形覆盖所述第一栅氧化层的第二栅氧化层，其中，位于所述第一区域的所述第二栅氧化层和第一栅氧化层用于构成所述第二器件的栅介质层；再对所述栅介质层进行减薄处理，去除位于所述第二区域的所述第二栅氧化层。本发明实施例中，仅所述第一栅氧化层直接沉积在所述鳍部表面，也就是说，所述第二区域的鳍部仅暴露于形成所述第一栅氧化层的工艺环境中，在形成第一栅氧化层后，第一栅氧化层能够对所述鳍部起到保护作用，与先在第一区域和第二区域的鳍部表面形成第二栅氧化层，随后去除第二区域的第二栅氧化层，接着在第一区域的第二栅氧化层表面以及第二区域的鳍部表面形成第一栅氧化层的方案相比，本发明实施例减少了所述第二区域的鳍部暴露于形成栅氧化层的工艺环境中的次数，相应减小了形成第二栅氧化层的制程对所述第二区域的鳍部的消耗，从而能既达到所述第一区域和第二区域对栅介质层厚度的要求，又提高所述第一区域和第二区域的鳍部宽度均一性和高度均一性，进而有利于提高半导体结构的性能。
44.参考图5，示出了本发明半导体结构一实施例的结构示意图。
45.所述半导体结构包括：基底(未示出)，包括衬底101以及凸出于所述衬底101的鳍部121，所述基底包括用于形成第一器件(未示出)的第一区域101h以及用于形成第二器件(未示出)的第二区域101s，其中，所述第一器件的工作电压大于所述第二器件的工作电压；第一栅氧化层201，保形覆盖所述第一区域101h和第二区域101s的鳍部121，其中，位于所述第二区域101s的所述第一栅氧化层201用于构成所述第二器件的栅介质层(未示出)；第二栅氧化层221，保形覆盖所述第一区域101h的第一栅氧化层201，其中，位于所述第一区域101h的所述第二栅氧化层221和第一栅氧化层201用于构成所述第二器件的栅介质层(未示出)。
46.本发明实施例提供的半导体结构中，第一栅氧化层201保形覆盖所述鳍部121，位于所述第二区域101s的所述第一栅氧化层201用于构成所述第二器件的栅介质层；第二栅氧化层221保形覆盖所述第一区域101h的第一栅氧化层201，位于所述第一区域101h的所述第二栅氧化层221和第一栅氧化层201用于构成所述第二器件的栅介质层；本发明实施例中，所述第一区域101h和第二区域101s的鳍部121表面均与第一栅氧化层201相接触，也就是说，仅所述第一栅氧化层201直接沉积在所述鳍部121表面，所述第二区域101s的鳍部121仅暴露于形成所述第一栅氧化层201的工艺环境中，在形成第一栅氧化层201后，第一栅氧化层201能够对所述鳍部121起到保护作用，与第一区域的鳍部表面与第二栅氧化层相接触、第一区域的第一栅氧化层覆盖第二栅氧化层的方案相比，本发明实施例减少了所述第二区域101s的鳍部121暴露于形成栅氧化层的工艺环境中的次数，相应减小了形成第二栅氧化层221的制程对所述第二区域101s的鳍部121的消耗，从而能既达到所述第一区域101h和第二区域101s对栅介质层厚度的要求，又提高所述第一区域101h和第二区域101s的鳍部121宽度均一性和高度均一性，进而有利于提高半导体结构的性能。
47.所述基底为所述半导体结构的形成工艺提供工艺操作基础。
48.本实施例中，所述半导体结构为鳍式场效应晶体管，所述基底包括衬底101以及凸立于所述衬底101的鳍部121。
49.本实施例中，所述衬底101的材料为硅，在其他实施例中，所述衬底101的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底101的材料可以是适宜于工艺需要或易于集成的材料。
50.本实施例中，所述基底包括用于形成第一器件的第一区域101h以及用于形成第二器件的第二区域101s，其中，所述第一器件的工作电压大于所述第二器件的工作电压。作为一种示例，所述第一器件和第二器件均为输入/输出(i/o)器件。
51.所述第一区域101h用于形成mos晶体管，所述第二区域101s也用于形成mos晶体管，其中所述第一区域101h形成的mos晶体管的工作电压大于所述第二区域101s形成的mos晶体管的工作电压，因此，所述第一器件的栅介质层厚度大于所述第二器件的栅介质层厚度。
52.所述鳍部121用于提供鳍式场效应晶体管的沟道。
53.本实施例中，所述鳍部121与所述衬底101为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底的半导体层，从而达到精确控制所述鳍部高度的目的。
54.本实施例中，所述鳍部121的材料与所述衬底101的材料相同，所述鳍部121的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述鳍部的材料也可以与所述衬底的材料不同。
55.本实施例中，所述半导体结构还包括：隔离层111，位于所述鳍部121露出的衬底101上且覆盖所述鳍部121的部分侧壁。
56.所述隔离层111用于实现不同器件之间的绝缘，例如在cmos制造工艺中，通常会在nmos晶体管和pmos晶体管之间形成隔离层。
57.所述隔离层111的材料为绝缘材料。本实施例中，所述隔离层111的材料为氧化硅。
58.位于所述第二区域101s的所述第一栅氧化层201用于构成所述第二器件的栅介质
层。
59.本实施例中，所述第一栅氧化层201的材料包括氧化硅、氧化锗或氧化锗硅。
60.本实施例中，所述第一栅氧化层201通过氧化工艺形成，因此，所述第一栅氧化层201位于所述第一区域101h和第二区域101s的鳍部121表面。
61.本实施例中，所述鳍部121的材料为硅，相应的，所述第一栅氧化层201的材料为氧化硅，形成氧化硅工艺简单，操作便捷。在其他实施例中，所述鳍部的材料为锗，则所述第一栅氧化层的材料为氧化锗；所述鳍部的材料为锗硅，则所述第一栅氧化层的材料为氧化锗硅。
62.本实施例中，所述第一栅氧化层201的厚度为至
63.所述第一栅氧化层201的厚度不能过大，也不能过小。如果所述第一栅氧化层201的厚度过大，由于位于所述第二区域101s的所述第一栅氧化层201用于构成所述第二器件的栅介质层，而所述第二区域101s上器件的工作电压较小，则所述第一栅氧化层201厚度过大容易使得所述第二器件的栅介质层高于所述第二区域101s对栅介质层厚度的要求，导致所述第二器件难以达到所需的工作电压；在半导体结构的形成过程中，第二栅氧化层221还保形覆盖所述第二区域101s的第一栅氧化层201，并通过在所述第二区域101s中进行栅介质层减薄处理的方式去除所述第二区域101s的第一栅氧化层201，使得所述第二区域101s的第一栅氧化层201用于构成所述第二器件的栅介质层，如果所述第一栅介质层201的厚度过小，则在栅介质层减薄处理的过程中，容易增大所述第二区域101s的第一栅氧化层201被完全去除的可能性，相应还容易对所述鳍部121造成损伤，从而影响半导体结构的工作性能。因此，本实施例中，所述第一栅氧化层201的厚度为至例如，所述第一栅氧化层201的厚度为或
64.所述第二栅氧化层221和位于所述第一区域101h的所述第一栅氧化层201用于构成所述第二器件的栅介质层。
65.在所述第一区域101h中，所述第二栅氧化层221和第一栅氧化层201构成叠层结构的栅介质层，从而使得第一区域101h的栅介质层厚度大于第二区域101s的栅介质层厚度。
66.本实施例中，所述第二栅氧化层221的材料包括氧化硅。
67.本实施例中，所述第一栅氧化层201的材料为氧化硅，则所述第二栅氧化层221也为氧化硅，两者材料相同，有利于提高第二器件的栅介质层的材料均一性，相应有利于提高第二区域101s的栅介质层的性能稳定性和可靠性，且形成工艺简单，操作便捷。
68.本实施例中，所述第二栅氧化层221采用沉积工艺形成，因此，所述第二栅氧化层221还覆盖第一区域101h的隔离层111。
69.本实施例中，所述第二栅氧化层221的厚度为至
70.所述第二栅氧化层221的厚度不能过大，也不能过小。如果所述第二栅氧化层221的厚度过大，由于所述第二栅氧化层221和位于所述第一区域的所述第一栅氧化层201用于构成所述第二器件的栅介质层，则导致所述第二器件的栅介质层厚度过大，进而容易引起所述第二器件的工作电压过高，影响第二器件工作性能；如果所述第二栅氧化层221的厚度过小，则导致所述第二器件的栅介质层厚度过小，进而引起所述第二器件的工作电压难以达到工艺需求的电压值，影响了第二器件的工作性能。因此，所述第二栅氧化层221的厚度
为至例如，所述第二栅氧化层221的厚度为或
71.本实施例中，所述半导体结构还包括：刻蚀停止层211，位于所述第一区域101h中的第一栅氧化层201和第二栅氧化层221之间，所述刻蚀停止层211的材料为栅介质材料，且所述刻蚀停止层211和第一栅氧化层201之间具有刻蚀选择比。
72.在半导体结构的形成过程中，所述刻蚀停止层211通常还保形覆盖第二区域101s的第一栅氧化层201，所述第二栅氧化层221相应还保形覆盖第二区域101s的刻蚀停止层211，并通过刻蚀的方式去除第二区域101s中的第二栅氧化层221和刻蚀停止层211，其中，在刻蚀第二区域101s中的第二栅氧化层221的过程中，能够以所述刻蚀停止层211的表面作为刻蚀停止位置，从而减小对第二区域101s中的第一栅氧化层201的损伤，而且所述刻蚀停止层211和第一栅氧化层201之间具有刻蚀选择比，因此，刻蚀去除所述刻蚀停止层211的工艺对所述第二区域101s中的第一栅氧化层201的损伤也较小，从而有利于提高第二区域101s中的第一栅氧化层201的膜层质量，进而有利于进一步提高半导体结构的性能。
73.相应的，所述第二栅氧化层221和刻蚀停止层211之间也具有刻蚀选择比，从而减小刻蚀去除所述第二栅氧化层221的工艺对所述刻蚀停止层211的损伤。
74.本实施例中，所述刻蚀停止层211为栅介质材料，因此，所述第二器件的栅介质层还包括所述刻蚀停止层211。
75.相应的，这适当增加了所述第一区域101h的栅介质层的厚度，提高了所述半导体结构的可靠性。
76.本实施例中，所述刻蚀停止层211的材料介电常数大于所述第二栅氧化层221的材料介电常数。
77.所述刻蚀停止层211的材料介电常数(即k值)大于所述第二栅氧化层221的材料介电常数，所述第一器件101h的栅介质层还包括所述刻蚀停止层211，增大了所述栅极介质层的物理厚度，相应增加了所述栅极介质层的等效氧化厚度(equivalent oxide thickness，eot)，为了减小所述等效氧化物厚度，根据等效氧化层厚度公式，增大栅介质层的介电常数可以减小栅介质层的等效氧化层厚度，从而提高半导体结构的工作频率，因此，本发明实施例通过使所述刻蚀停止层211的材料介电常数大于所述第二栅氧化层221的材料介电常数，使得所述第二器件的栅介质层的总体介电常数增大，从而能够在增大所述栅极介质层的物理厚度的情况下相应减小等效氧化层厚度，减少所述栅极介质层的漏电几率，相应减小器件漏电电流的同时，增加所述栅介质层的电学稳定性，相应提升了半导体结构的可靠性。
78.本实施例中，所述刻蚀停止层211的材料包括氮化硅或氧化铝。
79.所述刻蚀停止层211的材料采用氮化硅或氧化铝，可以和氧化硅形成的所述第一栅氧化层201之间具有刻蚀比，且所述氮化硅或氧化铝的介电常数较大，有利于形成介电常数较大的第二器件的栅介质层。
80.本实施例中，所述刻蚀停止层211的厚度为至
81.所述刻蚀停止层211的厚度不能过大，也不能过小。如果所述刻蚀停止层211的厚度过大，由于所述第一器件的栅介质层还包括所述刻蚀停止层211，则容易引起所述栅极介质层的物理厚度过大，导致所述栅极介质层的等效氧化厚度过大，进而导致所述第一器件的工作频率过小，影响了第一器件的工作性能；如果所述刻蚀停止层211的厚度过小，由于在半导体结构的形成过程中，在刻蚀第二区域101s中的第二栅氧化层221的过程中，以所述
刻蚀停止层211的表面作为刻蚀停止位置，则所述刻蚀停止层211的厚度过小，所述刻蚀停止层211的表面难以用于定义该刻蚀停止的位置，所述刻蚀停止层211容易被消耗，从而容易增大刻蚀过程中所述第一栅氧化层201受到损伤的概率。因此，本实施例中，所述刻蚀停止层211的厚度为至例如，所述刻蚀停止层211的厚度为
82.相应的，本发明实施例还提供一种半导体结构的形成方法。图6至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
83.参考图6，提供基底(未示出)，包括衬底100以及凸出于所述衬底100的鳍部120，所述基底包括用于形成第一器件(未示出)的第一区域100h以及用于形成第二器件(未示出)的第二区域100s，其中，所述第一器件的工作电压大于所述第二器件的工作电压。
84.所述基底为所述半导体结构的形成工艺提供工艺操作基础。
85.本实施例中，所述半导体结构为鳍式场效应晶体管，所述基底包括衬底100以及凸立于所述衬底100的鳍部120。
86.本实施例中，所述衬底100的材料为硅，在其他实施例中，所述衬底100的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底100的材料可以是适宜于工艺需要或易于集成的材料。
87.本实施例中，所述基底包括用于形成第一器件的第一区域100h以及用于形成第二器件的第二区域100s，其中，所述第一器件的工作电压大于所述第二器件的工作电压。作为一种示例，所述第一器件和第二器件均为输入/输出(i/o)器件。
88.所述第一区域100h用于形成mos晶体管，所述第二区域100s也用于形成mos晶体管，其中所述第一区域100h形成的mos晶体管的工作电压大于所述第二区域100s形成的mos晶体管的工作电压，因此，所述第一器件的栅介质层厚度大于所述第二器件的栅介质层厚度。
89.所述鳍部120用于提供鳍式场效应晶体管的沟道。
90.本实施例中，所述鳍部120与所述衬底100为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底的半导体层，从而达到精确控制所述鳍部高度的目的。
91.本实施例中，所述鳍部120的材料与所述衬底100的材料相同，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述鳍部的材料也可以与所述衬底的材料不同。
92.本实施例中，所述形成方法还包括：在所述鳍部120露出的衬底100上形成隔离层110，所述隔离层110覆盖所述鳍部120的部分侧壁。
93.所述隔离层110用于实现不同器件之间的绝缘，例如，在cmos制造工艺中，通常会在nmos晶体管和pmos晶体管之间形成隔离层。
94.所述隔离层110的材料为绝缘材料。本实施例中，所述隔离层110的材料为氧化硅。
95.参考图7，形成保形覆盖所述第一区域100h和第二区域100s的鳍部120的第一栅氧化层200，其中，位于所述第二区域100s的所述第一栅氧化层200用于构成所述第二器件的栅介质层。
96.位于所述第二区域100s的所述第一栅氧化层200用于构成所述第二器件的栅介质层，位于所述第一区域100h的所述第一栅氧化层200用于后续构成所述第一器件的栅介质
层。
97.本实施例中，采用氧化工艺形成所述第一栅氧化层200。
98.具体地，采用原位水蒸气氧化(in-situ steam generation，issg)工艺形成所述第一栅氧化层200。
99.所述原位水蒸气氧化工艺具有较好的保型覆盖能力，有利于保型覆盖所述鳍部120，且采用所述原位水蒸气氧化工艺能形成高质量薄膜，形成的所述第一栅氧化层200具有较高的致密性，且在各处厚度都具有较好的均一性。
100.本实施例中，所述第一栅氧化层200的材料包括氧化硅、氧化锗或氧化锗硅。
101.本实施例中，所述第一栅氧化层200通过氧化工艺形成，因此，所述第一栅氧化层200位于所述第一区域100h和第二区域100s的鳍部120表面。
102.本实施例中，所述鳍部120的材料为硅，相应的，所述第一栅氧化层200的材料为氧化硅，形成氧化硅工艺简单，操作便捷。在其他实施例中，所述鳍部的材料为锗，则所述第一栅氧化层的材料为氧化锗；所述鳍部的材料为锗硅，则所述第一栅氧化层的材料为氧化锗硅。
103.本实施例中，所述第一栅氧化层200的厚度为至
104.所述第一栅氧化层200的厚度不能过大，也不能过小。如果所述第一栅氧化层200的厚度过大，由于位于所述第二区域100s的所述第一栅氧化层200用于构成所述第二器件的栅介质层，而所述第二区域100s上器件的工作电压较小，则所述第一栅氧化层200厚度过大容易使得所述第二器件的栅介质层高于所述第二区域100s对栅介质层厚度的要求，导致所述第二器件难以达到所需的工作电压；在半导体结构的形成过程中，第二栅氧化层220还保形覆盖所述第二区域100s的第一栅氧化层200，并通过在所述第二区域100s中进行栅介质层减薄处理的方式去除所述第二区域100s的第一栅氧化层200，使得所述第二区域100s的第一栅氧化层200用于构成所述第二器件的栅介质层，如果所述第一栅介质层200的厚度过小，则栅介质层减薄处理的过程中，容易增大所述第二区域100s的第一栅氧化层200被完全去除的可能性，相应还容易对所述鳍部120造成损伤，从而影响半导体结构的工作性能。因此，本实施例中，所述第一栅氧化层200的厚度为至例如，所述第一栅氧化层200的厚度为或
105.结合参考图8和图9，形成保形覆盖所述第一栅氧化层200的第二栅氧化层220(如图9所示)，其中，位于所述第一区域100h的所述第二栅氧化层220和第一栅氧化层200用于构成所述第二器件的栅介质层。
106.位于所述第一区域100h的所述第二栅氧化层220和第一栅氧化层200用于构成所述第二器件的栅介质层，位于所述第二区域100s的所述第二栅氧化层220将在后续制程中去除。
107.在所述第一区域100h中，所述第二栅氧化层220和第一栅氧化层200构成叠层结构的栅介质层，从而使得第一区域100h的栅介质层厚度大于第二区域100s的栅介质层厚度。
108.本实施例中，采用沉积工艺形成所述第二栅氧化层220。
109.具体地，采用原子层沉积工艺形成所述第二栅氧化层220。
110.所述原子层淀积工艺具有较好的保形覆盖能力，有利于所述第二栅氧化层220保
形覆盖所述第一栅氧化层200，并且采用所述原子层沉积工艺还有利于提高所述第二栅氧化层220厚度的均一性。
111.本实施例中，所述第二栅氧化层220采用沉积工艺形成，因此，所述第二栅氧化层220还覆盖第一区域100h的隔离层110。
112.本实施例中，所述第二栅氧化层220的材料包括氧化硅。
113.本实施例中，所述第一栅氧化层200的材料为氧化硅，则所述第二栅氧化层220也为氧化硅，两者材料相同，有利于提高第二器件的栅介质层的材料均一性，相应有利于提高第二区域100s的栅介质层的性能稳定性和可靠性，且形成工艺简单，操作便捷。
114.本实施例中，所述第二栅氧化层220的厚度为至
115.所述第二栅氧化层220的厚度不能过大，也不能过小。如果所述第二栅氧化层220的厚度过大，由于所述第二栅氧化层220和位于所述第一区域的所述第一栅氧化层200用于构成所述第二器件的栅介质层，则导致所述第二器件的栅介质层厚度过大，进而容易引起所述第二器件的工作电压过高，影响第二器件工作性能；如果所述第二栅氧化层220的厚度过小，则导致所述第二器件的栅介质层厚度过小，进而引起所述第二器件的工作电压难以达到工艺需求的电压值，影响了第二器件的工作性能。因此，所述第二栅氧化层220的厚度为至例如，所述第二栅氧化层220的厚度为或
116.具体地，参考图8，在形成所述第一栅氧化层200之后，形成所述第二栅氧化层220(如图9所示)之前，还包括：形成保形覆盖所述第一栅氧化层200的刻蚀停止层210，所述刻蚀停止层210的材料为栅介质材料，且所述刻蚀停止层210和第一栅氧化层200之间具有刻蚀选择比。
117.相应的，如图9所示，形成所述第二栅氧化层220的步骤中，所述第二栅氧化层220保形覆盖所述刻蚀停止层210，所述第二器件的栅介质层还包括所述刻蚀停止层210。
118.所述刻蚀停止层210为栅介质材料，可以用于构成栅介质层，所述刻蚀停止层210和第一栅氧化层200之间具有刻蚀选择比，因此，后续制程中刻蚀去除位于所述第二区域100s的所述刻蚀停止层210时，对所述第二区域100s中的第一栅氧化层200的损伤也较小，从而有利于提高第二区域100s中的第一栅氧化层200的膜层质量，进而有利于进一步提高半导体结构的性能。
119.相应的，所述第二栅氧化层220和刻蚀停止层210之间也具有刻蚀选择比，从而减小刻蚀去除所述第二栅氧化层220的工艺对所述刻蚀停止层210的损伤。
120.本实施例中，所述刻蚀停止层210为栅介质材料，因此，所述第二器件的栅介质层还包括所述刻蚀停止层210。
121.相应的，这适当增加了所述第一区域100h的栅介质层的厚度，提高了所述半导体结构的可靠性。
122.本实施例中，采用原子层沉积工艺形成所述刻蚀停止层210。
123.所述原子层淀积工艺具有较好的保形覆盖能力，有利于所述刻蚀停止层210保形覆盖所述第一栅氧化层200，并且采用所述原子层沉积工艺还有利于提高所述刻蚀停止层210厚度的均一性。
124.本实施例中，所述刻蚀停止层210的材料介电常数大于所述第二栅氧化层220的材
料介电常数。
125.所述刻蚀停止层210的材料介电常数(即k值)大于所述第二栅氧化层220的材料介电常数，所述第一器件100h的栅介质层还包括所述刻蚀停止层210，增大了所述栅极介质层的物理厚度，相应增加了所述栅极介质层的等效氧化厚度(equivalent oxide thickness，eot)，为了减小所述等效氧化物厚度，根据等效氧化层厚度公式，增大栅介质层的介电常数可以减小栅介质层的等效氧化层厚度，从而提高半导体结构的工作频率，因此，本发明实施例通过使所述刻蚀停止层210的材料介电常数大于所述第二栅氧化层220的材料介电常数，使得所述第二器件的栅介质层的总体介电常数增大，从而能够在增大所述栅极介质层的物理厚度的情况下相应减小等效氧化层厚度，减少所述栅极介质层的漏电几率，相应减小器件漏电电流的同时，增加所述栅介质层的电学稳定性，相应提升了半导体结构的可靠性。
126.本实施例中，所述刻蚀停止层210的材料包括氮化硅或氧化铝。
127.所述刻蚀停止层210的材料采用氮化硅或氧化铝，可以和氧化硅形成的所述第一栅氧化层200之间具有刻蚀比，且所述氮化硅或氧化铝的介电常数较大，有利于形成介电常数较大的第二器件的栅介质层。
128.本实施例中，所述刻蚀停止层210的厚度为至
129.所述刻蚀停止层210的厚度不能过大，也不能过小。如果所述刻蚀停止层210的厚度过大，由于所述第一器件的栅介质层还包括所述刻蚀停止层210，则容易引起所述栅极介质层的物理厚度过大，导致所述栅极介质层的等效氧化厚度过大，进而导致所述第一器件的工作频率过小，影响了第一器件的工作性能；如果所述刻蚀停止层210的厚度过小，由于在半导体结构的形成过程中，在刻蚀第二区域100s中的第二栅氧化层220的过程中，以所述刻蚀停止层210的表面作为刻蚀停止位置，则所述刻蚀停止层210的厚度过小，所述刻蚀停止层210的表面难以用于定义该刻蚀停止的位置，所述刻蚀停止层210容易被消耗，从而容易增大刻蚀过程中所述第一栅氧化层200受到损伤的概率。因此，本实施例中，所述刻蚀停止层210的厚度为至例如，所述刻蚀停止层210的厚度为
130.参考图10，在所述第二区域100s中进行栅介质层减薄处理，所述栅介质层减薄处理包括：去除位于所述第二区域100s的所述第二栅氧化层220。
131.去除位于所述第二区域100s的所述第二栅氧化层220，从而使得第二区域100s的栅介质层厚度满足第二器件的性能需求。
132.本实施例中，去除位于所述第二区域100s的所述第二栅氧化层220的步骤中，以所述刻蚀停止层210的表面作为刻蚀停止位置。
133.以所述刻蚀停止层210的表面作为刻蚀停止位置，有利于将第二区域100s的第二栅氧化层220去除干净的同时，可以减小对第二区域100s中的第一栅氧化层200的损伤。
134.本实施例中，去除位于所述第二区域100s的所述第二栅氧化层220之前，所述形成方法包括：在位于所述第一区域100h的所述第二栅氧化层220上形成光刻胶层300。
135.形成所述光刻胶层300为了遮罩所述第一区域100h，使所述第一区域100h中的膜层不被去除。
136.本实施例中，以所述光刻胶层300为掩膜，进行所述栅介质层减薄处理。
137.以所述光刻胶层300为掩膜，有效减少了对所述第一区域100h的损伤。
138.本实施例中，采用湿法刻蚀工艺去除位于所述第二区域100s的所述第二栅氧化层
220。
139.所述湿法刻蚀工艺具有各向同性的特性，有利于去除干净位于所述第二区域100s的所述第二栅氧化层220，减少残留。
140.本实施例中，所述湿法刻蚀工艺采用的刻蚀溶液包括hf溶液，其中，hf的体积浓度为0.1％至1％。
141.所述hf溶液有利于去除氧化物，因此对于去除位于所述第二区域100s的所述第二栅氧化层220有较好的效果。
142.所述hf溶液中hf的体积浓度不能过大，也不能过小。如果所述hf的体积浓度过大，则所述hf溶液的刻蚀能力增大，在去除位于所述第二区域100s的所述第二栅氧化层220时，容易在去除所述第二栅氧化层220时损伤所述刻蚀停止层210，从而造成后续去除刻蚀停止层210时不易控制去除量；如果所述hf的体积浓度过小，则所述hf溶液的刻蚀能力过小，不易于将所述第二栅氧化层220去除干净。
143.参考图11，所述栅介质层减薄处理还包括：在去除位于所述第二区域100s的所述第二栅氧化层220后，去除位于所述第二区域100s的所述刻蚀停止层210。
144.去除位于所述第二区域100s的所述刻蚀停止层210，由所述第二区域100s的第一栅氧化层200构成所述第二区域100s的栅介质层。
145.本实施例中，采用湿法刻蚀工艺去除位于所述第二区域100s的所述刻蚀停止层210。
146.所述湿法刻蚀工艺具有各向同性的特性，有利于去除干净位于所述第二区域100s的所述刻蚀停止层210，减少残留。
147.本实施例中，所述湿法刻蚀工艺采用的刻蚀溶液包括h3po4溶液，其中，h3po4的体积浓度为70％至90％，溶液温度为120℃至170℃。
148.所述h3po4溶液对氮化硅和氧化硅具有较大的刻蚀速率比，因此能较好地对所述刻蚀停止层210和所述第一栅氧化层200做到选择性刻蚀，采用体积浓度为70％至90％，溶液温度为120℃至170℃的工艺参数，使得所述h3po4溶液较快地刻蚀氮化硅，而较慢地刻蚀氧化硅，也就是说，能在较快地刻蚀所述刻蚀停止层210的同时，减少对所述第一栅氧化层200的损伤。
149.所述h3po4溶液的体积浓度不能过高，也不能过低。如果所述h3po4溶液的体积浓度过高，则容易导致对氧化硅刻蚀速率过快，而对氮化硅的刻蚀速率过慢，也就是说，在刻蚀所述刻蚀停止层210时，容易对所述第一栅氧化层200造成较大的损伤；如果所述h3po4溶液的体积浓度过低，则难以起到刻蚀所述刻蚀停止层210的效果。因此，所述h3po4的体积浓度为70％至90％。例如，所述h3po4的体积浓度为80％。
150.所述h3po4溶液温度不能过高，也不能过低。如果所述h3po4溶液温度过高，则容易达到溶液的沸点，使刻蚀溶液失效；如果所述h3po4溶液温度过低，则会较大地降低所述刻蚀溶液对氮化硅的刻蚀速率，造成对所述刻蚀停止层刻蚀的刻蚀速率过小，影响制造效率。因此，所述h3po4溶液温度为120℃至170℃。例如，所述h3po4溶液温度为140℃、150℃或160℃。
151.本实施例中，在所述栅介质层减薄处理后，所述形成方法还包括：去除所述光刻胶。
152.去除所述光刻胶层300(如图10所示)，为后续制程做准备。
153.去除所述光刻胶层300后，由位于所述第一区域100h的所述第二栅氧化层220和第一栅氧化层200构成所述第二器件的栅介质层。
154.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。