管芯堆叠件的形成方法及管芯堆叠结构与流程

本申请的实施例涉及管芯堆叠件的形成方法及管芯堆叠结构。

背景技术：

由于各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速的增长。在大多数情况下，提高集成密度源自最小特征尺寸的迭代减小，这允许将更多组件集成至给定区域中。随着对缩小电子器件的需求的增长，已经出现了对更小并且更具创造性的半导体管芯封装技术的需求。这种封装系统的一个示例是封装上封装(pop)技术。在pop器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部，以提供高级别的集成度和组件密度。pop技术通常能够在印刷电路板(pcb)上进行功能增强并且占位面积小的半导体器件的生产。

技术实现要素：

根据本申请的实施例，提供了一种形成管芯堆叠件的方法，包括：将第一器件管芯接合至第二器件管芯；将第一器件管芯密封在第一密封剂中；在第二器件管芯上实施背面研磨工艺，以露出第二器件管芯中的贯穿通孔；形成位于第二器件管芯上的第一电连接器，以形成第一封装件，其中，第一封装件包括第一器件管芯和第二器件管芯；将第一封装件密封在第二密封剂中；以及形成与第一封装件和第二密封剂物料接触的互连结构，其中，互连结构包括第二电连接器。

根据本申请的另一个实施例，提供了一种管芯堆叠结构，包括：封装件，包括：第一管芯，包括第一多个接合焊盘；第二管芯，包括：第二多个接合焊盘，接合至第一多个接合焊盘；半导体衬底，位于第二多个接合焊盘下面；多个贯穿通孔，穿过半导体衬底；以及第一电连接器，位于多个贯穿通孔下面，并且连接至多个贯穿通孔；以及第一密封剂，将第一管芯密封在其中；第二密封剂，将封装件密封在其中；以及互连结构，位于封装件下面，其中，互连结构包括：介电层，位于第二密封剂和封装件两者下面，并且与第二密封剂和封装件两者接触；以及多个再分布线，延伸至介电层中，以接触第一电连接器。

根据本申请的又一个实施例，提供了一种管芯堆叠结构，包括：封装件，包括：器件管芯，包括半导体衬底；封装组件，位于器件管芯上方，并且接合至器件管芯；第一模制化合物，将封装组件模制在其中；介电层，位于器件管芯下面，其中，介电层的边缘与第一模制化合物和器件管芯的相应边缘齐平；以及非焊料导电部件，位于器件管芯的半导体衬底下面，其中，非焊料导电部件延伸至介电层中；以及多个再分布线，位于非焊料导电部件下面，并且与非焊料导电部件物理接触，其中，多个再分布线分布在横向延伸超过封装件的相应的第一边缘的区域中。

本申请的实施例涉及管芯堆叠结构及其形成方法。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1-图9、图10a、图10b、图11-图14、图15a、图16a、图15b、图16b、和图17-图20示出了根据一些实施例的管芯堆叠件的形成中的中间阶段的截面图；

图21示出了根据一些实施例的包括管芯堆叠件的封装件的截面图；

图22和图23示出了根据一些实施例的包括管芯堆叠件的封装件的截面图；

图24示出了根据一些实施例的封装件的一部分的放大图；

图25示出了根据一些实施例的用于形成管芯堆叠件的工艺流程。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

根据一些实施例，提供了管芯堆叠件和形成管芯堆叠件的工艺。根据本发明的一些实施例，管芯堆叠件包括第一器件管芯，第一器件管芯接合至第二器件管芯，其中第一器件管芯和第二器件管芯均在其中包括集成电路器件(例如晶体管)。第二器件管芯包括贯穿通孔(有时称为贯穿衬底通孔或者贯穿硅通孔(tsv))。再分布线可以使用扇出工艺形成在管芯堆叠件上，从而使再分布线物理地连接至第二器件管芯，而其之间没有焊料区。探测焊盘可以形成在第二器件管芯的表面上，并且可以与将第一器件管芯密封在其中的密封剂接触。本文讨论的实施例将提供示例以使得能够进行或者使用本发明的主题，并且本领域普通技术人员将容易理解可以进行的同时保持在不同实施例的预期范围内的修改。贯穿各种视图和说明性实施例，相似的参考标号用于标示相似的元件。虽然方法实施例可以论述为以特定顺序来实施，但其他方法实施例可以以任何逻辑顺序来实施。

图1-图9、图10a、图10b、图11-图14、图15a、图16a、图15b、图16b、和图17-图20示出了根据本发明的一些实施例的管芯堆叠件的形成中的中间阶段的截面图。相应的工艺示意性地反映在如图25所示的工艺流程200中。

图1示出了晶圆20的截面图。晶圆20可以在其中包括多个器件管芯22，其中器件管芯22中的一个作为示例示出。多个器件管芯22彼此相同。根据本发明的一些实施例，晶圆20是器件晶圆，包括示出为集成电路器件26的有源器件和可能的无源器件。根据一些实施例，器件管芯22是逻辑管芯，其可以是应用专用集成电路(asic)管芯、现场可编程栅极阵列(fpga)管芯等。例如，器件管芯22可以是中央处理单元(cpu)管芯、图形处理单元(gpu)管芯等。

根据本发明的一些实施例，器件管芯22包括半导体衬底24。半导体衬底24可以通过晶体硅、晶体锗、硅锗、或者诸如gan、gaasp、alinas、algaas、gainas、gainp、gainasp等的iii-v族化合物半导体形成。半导体衬底24也可以是体半导体衬底或者绝缘体上半导体(soi)衬底。浅沟槽隔离(sti)区(未示出)可以形成在半导体衬底24中，以隔离半导体衬底24中的有源区。

贯穿通孔(有时称为贯穿硅通孔或者贯穿半导体通孔)25形成为延伸至半导体衬底24中，其中贯穿通孔25用于将器件管芯22的相对侧上的部件电互连。贯穿通孔25电连接至上面的接合焊盘32，并且可以电连接至探测焊盘36。

根据本发明的一些实施例，根据一些实施例，集成电路器件26可以包括互补金属氧化物半导体(cmos)晶体管、电阻器、电容器、二极管等。一些集成电路器件26可以形成在半导体衬底24的顶面处。集成电路器件26的细节在这里没有示出。

互连结构28形成在半导体衬底24上方。互连结构28的细节未示出，并且在本文中简要讨论。根据一些实施例，互连结构28包括位于半导体衬底24上方的层间电介质(ild)，并且填充集成电路器件26中的晶体管栅极堆叠件(未示出)之间的空间。根据一些实施例，ild通过磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂磷硅酸盐玻璃(bpsg)、氟掺杂硅酸盐玻璃(fsg)、氧化硅等来形成。根据本发明的一些实施例，ild可以使用诸如等离子体增强化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)、旋涂、可流动化学气相沉积(fcvd)等的沉积方法来形成。

接触插塞(未示出)形成在ild中，并且用于将集成电路器件26和通孔25电连接至上面的金属线和通孔。根据本发明的一些实施例，接触插塞通过选自钨、铝、铜、钛、钽、氮化钛、氮化钽、其合金、和/或其多层的导电材料来形成。接触插塞的形成可以包括：在ild中形成接触开口；将(一些)导电材料填充至接触开口中；以及实施平坦化工艺(例如化学机械抛光(cmp)工艺或者机械研磨工艺)，以使接触插塞的顶面与ild的顶面齐平。

互连结构28可以还包括位于ild和接触插塞上方的多个介电层(未示出)。金属线和通孔(未示出)形成在介电层(也称为金属间电介质(imd))中。下文中，将相同层级的金属线统称为金属层。根据本发明的一些实施例，互连结构28包括多个金属层，每个金属层包括处于相同层级的多个金属线。相邻金属层中的金属线通过通孔互连。金属线和通孔可以通过铜或者铜合金形成，并且其也可以通过其他金属形成。根据本发明的一些实施例，imd通过低k介电材料形成。例如，低k介电材料的介电常数(k值)可以小于约3.0。介电层可以包括含碳的低k介电材料、氢硅氧烷(hsq)、甲基硅氧烷(msq)等。根据本发明的一些实施例，介电层的形成包括：沉积含致孔剂的介电材料，然后实施固化工艺以驱除致孔剂，则所剩的介电层是多孔的。表面介电层30形成在互连结构28上方。根据一些实施例，表面介电层30通过聚合物形成，该聚合物可以包括聚苯并恶唑(pbo)、聚酰亚胺、苯并环丁烯(bcb)等。

接合焊盘32和探测焊盘36形成在器件管芯22的顶面上。相应的工艺示出为如图25所示的工艺流程200中的工艺202。根据一些实施例，接合焊盘32和探测焊盘36两者电地和信号地连接至集成电路器件26，并且可能连接至贯穿通孔25。根据一些实施例，接合焊盘32是具有横向尺寸w1和间距p1的微型凸块，而探测焊盘36具有横向尺寸w2和间距p2。横向尺寸w2可以大于(或者可以等于)横向尺寸w1。间距p2可以大于(或者可以等于)间距p1。根据一些实施例，探测焊盘36用于探测(测试其功能)集成电路器件26。因此，利用具有相对大的尺寸和大间距的探测焊盘36，降低探测的成本。另一方面，接合焊盘32用于接合至封装组件122(图4)。因此，利用具有减小的尺寸和减小的间距的接合焊盘32，可以分配更多的接合焊盘32，并且因此可以在器件管芯22和封装组件122之间建立更多的信号路径。根据一些实施例，比值w2/w1可以在约1和约5之间的范围内。比值p2/p1也可以在约1和约5之间的范围内。

焊料区34和38分别形成在接合焊盘32和探测焊盘36的顶部上。相应的工艺也示出为如图25所示的工艺流程200中的工艺202。接合焊盘32、探测焊盘36、以及焊料区34和38的形成可以包括：沉积金属晶种层；形成并且图案化诸如光刻胶的镀敷掩模；以及在图案化的镀敷掩模中的开口中镀敷接合焊盘32、探测焊盘36、以及焊料区34和38。金属晶种层可以包括铜层、或者钛层和位于钛层上方的铜层。镀敷的接合焊盘32和探测焊盘36可以包括铜、镍、钯、或其复合层。然后去除图案化的电镀掩模，随后进行蚀刻工艺，以去除先前由镀敷掩模覆盖的金属晶种层的部分。然后实施回流工艺，以回流焊料区34和38。

进一步参考图1，例如通过将探测卡40的引脚放入至与焊料区38接触来探测器件管芯22。相应的工艺示出为如图25所示的工艺流程200中的工艺204。探测卡40连接至探测器件(未示出)，探测器件电连接至配置成测定器件管芯22的连接和功能的工具(未示出)。通过对器件管芯22的探测，其能够测定哪些器件管芯22是有缺陷的管芯，以及哪些器件管芯22是起作用的(良好的)管芯。焊料区38比下面的探测焊盘36更软，从而探测卡40中的引脚可以更好地电连接至探测焊盘36。

参考图2，在探测工艺之后，根据一些实施例，通过蚀刻去除焊料区38。相应的工艺示出为如图25所示的工艺流程200中的工艺206。另一方面，焊料区34未蚀刻。根据可替代的实施例，焊料区38未进行蚀刻，而是留在最终的封装件中，如图20至图23所示。在随后的一些附图中，未示出焊料区38。但是，应当理解，在这些图中，焊料区38可以仍然存在(或者可以不存在)。

图3示出了晶圆120的探测和单个化成离散的管芯122。器件管芯122也可以是asic管芯，其可以是逻辑管芯或者存储器管芯等。根据一些实施例，晶圆120包括半导体衬底124和集成电路器件(未示出)，其可以包括诸如晶体管的有源器件和无源器件。互连结构128形成在半导体衬底124上方，并且用于连接至(和互连)集成电路器件。互连结构128的结构还可以包括介电层(其可以包括低k介电层)、金属线、和通孔等。表面介电层130形成在器件管芯122的表面处。应该理解的是，虽然器件管芯用作示例，但是包括但不限于封装件、存储器堆叠件(例如高带宽存储器(hbm)堆叠件)等的其他类型的封装组件可以用于替代器件管芯122。

接合焊盘132和焊料区134形成在器件管芯122的表面处。相应的工艺示出为如图25所示的工艺流程200中的工艺208。接合焊盘132和焊料区134的形成工艺和材料可以类似于接合焊盘32和焊料区34(图1)的形成工艺和材料。例如使用探测卡140探测器件管芯122，从而发现有缺陷的器件管芯122，并且测定已知良好的管芯。在每个器件管芯122上实施探测。在探测之后，在管芯切割工艺中将晶圆120单个化，以将器件管芯122彼此分离。相应的工艺示出为如图25所示的工艺流程200中的工艺210。已知良好的管芯122保留下来，而有缺陷的管芯122则丢弃。

接下来，参考图4，将已知良好的管芯122接合至晶圆20中的已知良好的管芯22。相应的工艺示出为如图25所示的工艺流程200中的工艺212。虽然示出了一个器件管芯122和一个器件管芯22，但是可以有多个接合的器件管芯22和122。器件管芯122是管芯形式的离散管芯，而器件管芯22是晶圆形式中的未切割晶圆20的一部分。接合工艺包括：将助焊剂施加至焊料区34上；将已知良好的管芯122放置在已知良好的管芯22上；以及实施回流工艺，以使焊料区34和134熔化，以形成焊料区35。在回流工艺之后，将底部填充剂42分配至器件管芯122和相应的下面的器件管芯22之间的间隙中，然后进行固化。贯穿说明书，包括晶圆20和接合在其上的器件管芯122的结构统称为重构晶圆44。

参考图5，器件管芯122密封在密封剂46中。相应的工艺示出为如图25所示的工艺流程200中的工艺214。密封剂46填充相邻器件管芯122之间的间隙。密封剂46可以是或者可以包括模制化合物、模制底部填充剂、环氧树脂、和/或树脂。密封之后，密封剂46的顶面高于器件管芯122的顶面。密封剂46可以包括基础材料46a(图24)，其可以是聚合物、树脂、环氧树脂等、以及基础材料46a中的填料颗粒46b。填料颗粒可以是诸如sio2、al2o3、二氧化硅等的(一些)介电材料的颗粒，并且可以具有球形形状。而且，球形填料颗粒46b可以具有相同或者不同的直径。在密封工艺之后，可以实施平坦化工艺，以减小密封剂46的厚度并且使密封剂46的顶面齐平。而且，使密封剂46的顶面平坦化用于随后的工艺。

探测焊盘36用于探测，而不用于接合至其他封装组件。在密封之后，密封剂46可以与包括探测焊盘36的电连接器的侧壁以及可能的焊料区38接触。例如，当在探测之后去除焊料区38时，探测焊盘36的所有侧壁和顶面将与密封剂46物理接触。当在探测之后未蚀刻焊料区38时，焊料区38具有与探测焊盘36接触的底面，而焊料区38的所有侧壁和顶面可以与密封剂46接触。

图6-图9和图10a(或者图10b)示出了用于重构晶圆44的背面互连结构的形成，该背面互连结构位于晶圆20的背面上。参考图6，重构晶圆44通过剥离膜50连接至载体52。相应的工艺示出为如图25所示的工艺流程200中的工艺216。作为粘合膜的管芯连接膜(daf)48也可用于将重构晶圆44连接至剥离膜50。剥离膜50可以通过聚合物基材料(例如光热转换(lthc)材料)形成，当受到来自光束(例如激光)的热量时，其可能会分解。可以将炭黑颗粒添加至剥离膜50中，以改善能量吸收。

背面研磨工艺实施在晶圆20上，以去除衬底24的一部分，直至露出贯穿通孔25。相应的工艺示出为如图25所示的工艺流程200中的工艺218。接下来，如图7所示，衬底24略微凹进(例如通过蚀刻)，使得贯穿通孔25凸出至衬底24的背面的外部。相应的工艺示出为如图25所示的工艺流程200中的工艺220。然后例如实施湿清洁工艺，以去除在蚀刻工艺中产生的聚合物。

参考图8，沉积介电层54，然后进行平坦化工艺，例如cmp工艺或者机械研磨工艺，以重新暴露贯穿通孔25。相应的工艺示出为如图25所示的工艺流程200中的工艺222。介电层54可以通过氮化硅、氧化硅、氧氮化硅等形成，或者包括氮化硅、氧化硅、氧氮化硅等。沉积工艺可以通过等离子体增强化学气相沉积(pecvd)、原子层沉积(ald)等来实施。在平坦化工艺之后，贯穿通孔25也穿透介电层54，如图8所示。

参考图9，形成介电(隔离)层56。相应的工艺示出为如图25所示的工艺流程200中的工艺224。根据本发明的一些实施例，介电层56通过诸如pbo、聚酰亚胺等的聚合物形成。形成方法可以包括以可流动的形式涂覆介电层56，然后固化介电层56。根据本发明的可替代的实施例，介电层56通过诸如氮化硅、氧化硅等的无机介电材料形成。形成方法可以包括cvd、ald、pecvd、或者其他可适用的沉积方法。开口58然后例如通过光刻工艺来形成。根据其中介电层56通过诸如pbo或者聚酰亚胺的光敏材料形成的一些实施例，开口58的形成涉及使用光刻掩模(未示出)的曝光工艺，以及显影工艺。贯穿通孔25通过开口58暴露。

接下来，参考图10a，形成包括导电柱60和通孔61的非焊料导电部件。相应的工艺示出为如图25所示的工艺流程200中的工艺226。通孔61延伸至介电层56中，以连接至贯穿通孔25，并且导电柱60连接至贯穿通孔25。根据本发明的一些实施例，导电柱60和通孔61在镀敷工艺中形成，其包括：沉积金属晶种层(未示出)；在金属晶种层上方形成和图案化镀敷掩模(例如光刻胶(未示出))；以及在金属晶种层上方镀敷诸如铜和/或铝的金属材料。导电柱60的金属材料是非焊料金属材料。金属晶种层和镀敷的金属材料可以通过相同材料或者不同材料形成。然后去除图案化的镀敷掩模，然后蚀刻先前由图案化的镀敷掩模覆盖的金属晶种层的部分。

可以在导电柱60的顶部上形成焊料区62。根据一些实施例，焊料区62通过镀敷形成，并且用于形成导电柱60和通孔61的相同的镀敷掩模可以用于镀敷焊料区62。使焊料区62回流，以具有圆形的顶面。焊料区62的一些部分可能会或者可能不会流至导电柱的侧壁。然后使用探测卡64实施探测工艺，以测试电路和重构晶圆44的功能。例如，可以测试器件管芯122和22在接合之后的结合功能。相应的工艺示出为如图25所示的工艺流程200中的工艺228。根据一些实施例，在探测工艺之后，可以例如通过蚀刻工艺去除焊料区62。根据可替代的实施例，焊料区域62未进行蚀刻，而是通过随后的平坦化工艺去除，如图16a或者图16b所示。因此，焊料区62显示为虚线，以指示此时其可以去除或者可以不去除。

在形成导电柱60之后，导电柱60可以未覆盖，如图10a所示，并且可以实施诸如图11所示的工艺的后续工艺。根据可替代的实施例，如图10b所示，形成介电层66，以密封导电柱60。根据一些实施例，介电层66通过诸如pbo、聚酰亚胺等的聚合物形成。例如，介电层66可以通过低温聚酰亚胺(ltpi)来形成。

接下来，如图11所示，将重构晶圆44连接至条带68。例如，通过将光束(例如激光束)投射至剥离膜50上，并且光穿过透明载体52，将重构晶圆44从载体52(图10a或者图10b)拆卸下来。相应的工艺示出为如图25所示的工艺流程200中的工艺230。剥离膜50因此分解，并且重构晶圆44从载体52剥离。根据其中形成有介电层66的一些实施例，将介电层66连接至条带68，如图11所示。根据其中未形成有介电层66的其他实施例，导电柱60(和焊料区62，如果存在)凸出至条带68中。

在随后的工艺中，daf48在清洁工艺中去除，随后进行诸如cmp工艺或者机械研磨工艺的平坦化工艺，以去除密封剂46的多余部分，直至暴露出半导体衬底124。半导体衬底124也通过平坦化工艺而薄化。相应的工艺示出为如图25所示的工艺流程200中的工艺232。所得到的结构示出于图12。

参考图13，将重构晶圆44以及连接在其上的条带68进一步通过daf72连接至框架70。接下来，去除条带68，以暴露介电层66(如果形成)、下面的焊料区62(当未进行蚀刻时)、或者导电柱60。然后，通过管芯切割来实施单个化工艺，从而将重构晶圆44分离成封装件44'，其也包括管芯堆叠件。相应的工艺示出为如图25所示的工艺流程200中的工艺234。

封装件44'然后用于形成集成扇出(info)封装件。参考图15a，将封装件44'通过daf80放置在载体74和剥离膜76上方。接下来，实施密封工艺，并且将封装件44'密封在密封剂82中。相应的工艺示出为如图25所示的工艺流程200中的工艺236。密封剂82还可以包括基础材料82a(图24)和基础材料82a中的填料颗粒82b。基础材料82a和填料颗粒82b的材料可以分别类似于基础材料46a和填料颗粒46b(图24)的材料。参考图16a，实施诸如cmp工艺或者机械研磨工艺的平坦化工艺，以露出导电柱60的顶面。

根据图15a和图16a所示的实施例，形成介电层66，以围绕并且接触导电柱60的侧壁。图15b和图16b分别示出了类似于图15a和图16a所示的实施例的可替代的实施例，不同之处在于，没有形成介电层66，并且将密封剂82填充至导电柱60之间的空间中。结果，在实施如图16b所示的平坦化工艺之后，密封剂82仍然具有位于器件管芯22正上方的部分，并且该部分围绕并且接触导电柱60。

根据其中未蚀刻焊料区62的一些实施例(图10b)，将位于导电柱60正上方的焊料区62的部分去除。当焊料区62的一些部分62’(图16a和图16b)流至导电柱60的侧壁上时，部分62’可以在平坦化工艺之后保留。所剩的部分62’也可以存在于图21至图23所示的封装件中。

图17至图19示出了根据一些实施例的用于形成扇出互连结构的工艺。相应的工艺示出为如图25所示的工艺流程200中的工艺238。参考图17，形成介电层84a。根据本发明的一些实施例，介电层84a通过诸如pbo、聚酰亚胺等的聚合物形成，或者通过诸如氮化硅、氧化硅等的无机介电材料形成。然后例如通过光刻工艺形成开口86。导电柱60通过开口86暴露。可以理解的是，开口86可以形成在所有导电柱60(虽然仅示出了一些)的正上方。

接下来，参考图18，形成rdl88a。根据本发明的一些实施例，rdl88a在镀敷工艺中形成，该工艺可以类似于导电柱60和通孔61的形成。

在随后的工艺中，如图19所示，形成更多的介电层84b和rdl88b。贯穿说明书，介电层84a和84b统称为介电层84，而rdl88a和88b统称为rdl88。rdl88a和/或88b横向地延伸超过相应的下面的封装件44'的边缘，以形成扇出封装件。然后形成介电层90和电连接器92，以电连接至封装件44'。根据一些实施例，电连接器92包括导电(非焊料)柱，并且在导电柱的顶部上可以包括或者可以不包括焊料区。由此形成info互连结构94。贯穿说明书，在daf80上方显示的结构统称为重构晶圆96。

在随后的工艺中，例如通过cmp工艺或者机械研磨工艺，从载体74剥离重构晶圆96，然后去除daf80。然后可以实施单个化工艺，以将重构晶圆96分离成单独的封装件96'。示例封装件96’示出于图20。

图21至图23示出了基于在先前工艺中形成的封装件44'(图14)或者96'(图20)而形成的封装件。图21示出了根据一些实施例形成的封装件，其中如图14所示的作为单个化工艺形成的封装件44'通过焊料区102接合至封装组件98。封装组件98可以是封装衬底、另一个封装件、印刷电路板(pcb)等。将底部填充剂106分配至封装件44′和封装组件98之间的间隙中。焊料区104形成在封装组件98的底部。由此形成封装件110。

图22和图23示出了根据可替代的实施例的封装件110的形成。应当理解的是，图22和图23中所示的封装件96'可以修改为与如图20所示的封装件96'相似并且略有不同。封装件96'通过焊料区102接合至相应的封装组件98。根据可替代的实施例，如图20所示的封装件96可以直接接合至(未经修改)封装组件98，以形成封装件110。如图22所示的封装件96'不同于如图20所示的封装件96'之处在于，两个器件管芯122接合至同一器件管芯22。如图23所示的封装件96'不同于如图20所示的封装件96'之处在于，两个封装件44'包括在封装件96'中。本领域普通技术人员将利用根据本发明的实施例提供的教导来实现这些封装件的形成。

图24示出了根据一些实施例的图20中的区域112的放大图。由于用于单个化封装件44'的管芯切割工艺，锯切了密封剂46的球形颗粒46b'，因此在密封剂46和密封剂82之间的界面处，存在因管芯切割工艺而部分地切割的不完整颗粒46b'。密封剂46和密封剂82之间的界面因此是可区分的。另外，由于在形成互连结构之前实施平坦化工艺(图16a)，因此密封剂82的球形颗粒82b’进行了研磨，因此在密封剂82和介电层84a之间的界面处存在不完整颗粒82b’。

在以上说明的实施例中，根据本发明的一些实施例讨论了一些工艺和特征，用以形成三维(3d)封装件。还可以包括其他特征和工艺。例如，可以包括测试结构，以辅助3d封装或者3dic器件的验证测试。测试结构可以包括例如形成在再分布层中或者衬底上的测试焊盘，其允许使用探针和/或探针卡等对3d封装或者3dic进行测试。可以在中间结构以及最终结构上实施验证测试。另外，本文公开的结构和方法可以与结合了已知良好的管芯的中间验证的测试方法结合使用，以增加产量并且降低成本。

本发明的实施例具有一些有利特征。在封装件的形成中，可以实施多个探测工艺以测试器件管芯，使得接合的器件管芯是已知良好的管芯。从而提高了制造良率，并且因此降低了制造成本。根据实施例形成的封装件可以包括与密封剂接触的探测焊盘(其中可能包括焊料区)。而且，info工艺实施为在包括通过接合堆叠的两个或者更多个管芯的管芯堆叠件上形成互连结构。因此，info互连结构可以替代传统的封装衬底。由于使用了info工艺，因此在info互连结构和管芯堆叠件之间未使用焊料区。而是，info互连结构中的rdl与管芯堆叠件的电连接器直接接触。

根据本发明的一些实施例，一种方法，包括：将第一器件管芯接合至第二器件管芯；将第一器件管芯密封在第一密封剂中；在第二器件管芯上实施背面研磨工艺，以露出第二器件管芯中的贯穿通孔；形成位于第二器件管芯上的第一电连接器，以形成第一封装件，其中，第一封装件包括第一器件管芯和第二器件管芯；将第一封装件密封在第二密封剂中；以及形成与第一封装件和第二密封剂重叠的互连结构，其中，该互连结构包括第二电连接器。在一个实施例中，形成互连结构包括：形成与第一封装件和第二密封剂重叠的介电层；形成位于介电层中的开口，其中，第一电连接器通过开口露出；以及形成延伸至开口中以接触贯穿通孔的再分布线。在一个实施例中，第二器件管芯包括多个探测焊盘，并且该方法还包括使用多个探测焊盘来测试第二器件管芯，并且其中，第一密封剂与探测焊盘物理接触。在一个实施例中，该方法还包括：在测试之前，在多个探测焊盘上形成焊料区；以及在测试之后和将第一器件管芯接合至第二器件管芯之前，去除焊料区。在一个实施例中，该方法还包括：在测试之前，在多个探测焊盘上形成焊料区，其中，通过在焊料区上接触探测引脚来实施测试，并且其中，在将第一器件管芯密封在第一密封剂中之后，焊料区与第一密封剂物理接触。在一个实施例中，第二密封剂填充第一电连接器之间的空间，并且，将第一封装件密封在第二密封剂中包括平坦化工艺，以使第一电连接器的表面与第二密封剂的表面齐平。在一个实施例中，该方法还包括将填充介电材料分配至第一电连接器之间的空间中，并且，将第一封装件密封在第二密封剂中包括平坦化工艺，以使第一电连接器的表面与填充介电材料的表面齐平。在一个实施例中，该方法还包括锯切第二密封剂和互连结构，以形成第二封装件，其中，第二封装件包括第一器件管芯和第二器件管芯；以及将第二封装件接合至封装衬底。

根据本发明的一些实施例，一种结构，包括封装件，该封装件包括第一管芯和第二管芯。第一管芯包括第一多个接合焊盘。第二管芯包括：第二多个接合焊盘，接合至第一多个接合焊盘；半导体衬底，位于第二多个接合焊盘下面；多个贯穿通孔，穿过半导体衬底；第一电连接器，位于多个贯穿通孔下面并且连接至多个贯穿通孔。封装件还包括第一密封剂，将第一管芯密封在其中。该结构还包括第二密封剂，将封装件密封在其中；以及互连结构，位于封装件下面。互连结构包括：介电层，位于第二密封剂和封装件两者下面，并且与第二密封剂和封装件两者接触；以及多个再分布线，延伸至介电层中以接触第一电连接器。在一个实施例中，多个再分布线通过非焊料材料形成。在一个实施例中，多个再分布线的一部分位于第二密封剂正下方。在一个实施例中，第一密封剂和第二密封剂具有可区分的界面。在一个实施例中，第二管芯还包括探测焊盘，并且其中，探测焊盘的所有侧壁和顶面与第一密封剂接触。在一个实施例中，第二管芯还包括：多个探测焊盘；以及多个焊料区，位于多个探测焊盘上方，并且与多个探测焊盘接触，其中，多个焊料区的所有侧壁和顶面与第一密封剂接触。在一个实施例中，该结构还包括：封装衬底，位于互连结构下面；以及焊料区，将互连结构物理地接合至封装衬底。

根据本发明的一些实施例，一种结构，包括封装件，该封装件包括：器件管芯，包括半导体衬底；封装组件，位于器件管芯上方，并且接合至器件管芯；第一模制化合物，将封装组件模制在其中；介电层，位于器件管芯下面，其中，介电层的边缘与第一模制化合物和器件管芯的相应边缘齐平；非焊料导电部件，位于器件管芯的半导体衬底下面，其中，非焊料导电部件延伸至介电层中。该结构还包括多个再分布线，位于非焊料导电部件下面，并且与非焊料导电部件物理接触，其中，多个再分布线分布在横向延伸超过封装件的相应的第一边缘的区域中。在一个实施例中，该结构还包括：第二模制化合物，围绕封装件；以及多个介电层，其中，多个再分布线延伸至多个介电层中，并且其中，第二模制化合物的第二边缘与多个介电层的相应的第三边缘齐平。在一个实施例中，第二模制化合物包括位于介电层正下方的部分，并且第二模制化合物与非焊料导电部件物理接触。在一个实施例中，该结构还包括：聚合物层，位于封装件中，并且将非焊料导电部件密封在其中，其中，该聚合物层的附加边缘与第一模制化合物的相应的第一边缘和器件管芯的相应的第四边缘齐平。在一个实施例中，器件管芯包括导电部件，并且其中，导电部件包括接触第一模制化合物的顶面和侧壁。

根据本申请的一个实施例，提供了一种形成管芯堆叠件的方法，包括：将第一器件管芯接合至第二器件管芯；将第一器件管芯密封在第一密封剂中；在第二器件管芯上实施背面研磨工艺，以露出第二器件管芯中的贯穿通孔；形成位于第二器件管芯上的第一电连接器，以形成第一封装件，其中，第一封装件包括第一器件管芯和第二器件管芯；将第一封装件密封在第二密封剂中；以及形成与第一封装件和第二密封剂物料接触的互连结构，其中，互连结构包括第二电连接器。在一些实施例中，形成互连结构包括：形成与第一封装件和第二密封剂重叠的介电层；形成位于介电层中的开口，其中，第一电连接器通过开口露出；以及形成延伸至开口中以接触贯穿通孔的再分布线。在一些实施例中，第二器件管芯包括多个探测焊盘，并且方法还包括使用多个探测焊盘来测试第二器件管芯，并且其中，第一密封剂与探测焊盘物理接触。在一些实施例中，形成管芯堆叠件的方法还包括：在测试之前，在多个探测焊盘上形成焊料区；以及在测试之后和将第一器件管芯接合至第二器件管芯之前，去除焊料区。在一些实施例中，形成管芯堆叠件的方法还包括：在测试之前，在多个探测焊盘上形成焊料区，其中，通过在焊料区上接触探测引脚来实施测试，并且其中，在将第一器件管芯密封在第一密封剂中之后，焊料区与第一密封剂物理接触。在一些实施例中，第二密封剂填充第一电连接器之间的空间，并且，将第一封装件密封在第二密封剂中包括平坦化工艺，以使第一电连接器的表面与第二密封剂的表面齐平。在一些实施例中，形成管芯堆叠件的方法还包括：将填充介电材料分配至第一电连接器之间的空间中，并且，将第一封装件密封在第二密封剂中包括平坦化工艺，以使第一电连接器的表面与填充介电材料的表面齐平。在一些实施例中，形成管芯堆叠件的方法还包括：锯切第二密封剂和互连结构，以形成第二封装件，其中，第二封装件包括第一器件管芯和第二器件管芯；以及将第二封装件接合至封装衬底。

根据本申请的另一个实施例，提供了一种管芯堆叠结构，包括：封装件，包括：第一管芯，包括第一多个接合焊盘；第二管芯，包括：第二多个接合焊盘，接合至第一多个接合焊盘；半导体衬底，位于第二多个接合焊盘下面；多个贯穿通孔，穿过半导体衬底；以及第一电连接器，位于多个贯穿通孔下面，并且连接至多个贯穿通孔；以及第一密封剂，将第一管芯密封在其中；第二密封剂，将封装件密封在其中；以及互连结构，位于封装件下面，其中，互连结构包括：介电层，位于第二密封剂和封装件两者下面，并且与第二密封剂和封装件两者接触；以及多个再分布线，延伸至介电层中，以接触第一电连接器。在一些实施例中，多个再分布线通过非焊料材料形成。在一些实施例中，多个再分布线的一部分位于第二密封剂正下方。在一些实施例中，第一密封剂和第二密封剂具有可区分的界面。在一些实施例中，第二管芯还包括探测焊盘，并且其中，探测焊盘的所有侧壁和顶面与第一密封剂接触。在一些实施例中，第二管芯还包括：多个探测焊盘；以及多个焊料区，位于多个探测焊盘上方，并且与多个探测焊盘接触，其中，多个焊料区的所有侧壁和顶面与第一密封剂接触。在一些实施例中，管芯堆叠结构还包括：封装衬底，位于互连结构下面；以及焊料区，将互连结构物理地接合至封装衬底。

根据本申请的又一个实施例，提供了一种管芯堆叠结构，包括：封装件，包括：器件管芯，包括半导体衬底；封装组件，位于器件管芯上方，并且接合至器件管芯；第一模制化合物，将封装组件模制在其中；介电层，位于器件管芯下面，其中，介电层的边缘与第一模制化合物和器件管芯的相应边缘齐平；以及非焊料导电部件，位于器件管芯的半导体衬底下面，其中，非焊料导电部件延伸至介电层中；以及多个再分布线，位于非焊料导电部件下面，并且与非焊料导电部件物理接触，其中，多个再分布线分布在横向延伸超过封装件的相应的第一边缘的区域中。在一些实施例中，管芯堆叠结构还包括：第二模制化合物，围绕封装件；以及多个介电层，其中，多个再分布线延伸至多个介电层中，并且其中，第二模制化合物的第二边缘与多个介电层的相应的第三边缘齐平。在一些实施例中，第二模制化合物包括位于介电层正下方的部分，并且第二模制化合物与非焊料导电部件物理接触。在一些实施例中，管芯堆叠结构还包括：聚合物层，位于封装件中，并且将非焊料导电部件密封在其中，其中，聚合物层的附加边缘与第一模制化合物的相应的第一边缘和器件管芯的相应的第四边缘齐平。在一些实施例中，器件管芯包括导电部件，并且其中，导电部件包括接触第一模制化合物的顶面和侧壁。

前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。