存储单元、包括存储单元的半导体器件及其制造方法与流程

1.本发明实施例是有关于一种存储单元、包括存储单元的半导体器件及其制造方法。


背景技术：

2.半导体集成电路(integrated circuit，ic)行业已经历快速增长。ic材料及设计的技术进步已产生几代ic，其中每一代具有比前一代更小且更复杂的电路。在ic演进的过程中，功能密度(即，每芯片面积的内连器件的数目)一般会增大，同时几何尺寸(即，可使用制作工艺形成的最小组件或线)已减小。此种按比例缩小工艺一般通过提高生产效率及降低相关联成本来提供益处。


技术实现要素：

3.本发明实施例提供一种存储单元，其包括一对金属层、绝缘层、存储层、选择器层及字线。一对金属层在第一方向上延伸。一对金属层中的第一金属层被设置成与一对金属层中的第二金属层接触。第一金属层包含第一材料。第二金属层包含第二材料。第二金属层相对于第一金属层沿着与第一方向垂直的第二方向在侧向上突出。绝缘层在第一方向上延伸且设置在一对金属层的顶部上。存储层共形地覆盖一对金属层的侧边。选择器层设置在存储层上。字线在一对金属层之上在选择器层上沿着第二方向延伸。
4.本发明实施例提供一种半导体器件，其包括：衬底、存储器阵列以及至少一条字线。存储器阵列设置在衬底之上，且包括至少一个膜堆叠、存储层以及选择器层。至少一个膜堆叠设置在衬底之上，其中至少一个膜堆叠包括交替排列的导电层与绝缘层，每一导电层包含彼此直接接触的第一材料与第二材料，且第二材料的电阻率值低于第一材料的电阻率值。存储层设置在衬底之上且覆盖至少一个膜堆叠的侧壁及顶部。选择器层设置在存储层上。至少一条字线设置在选择器层上且相对于至少一个膜堆叠在横向上延伸。
5.本发明实施例提供一种半导体器件的制造方法，其包括：沉积具有第一电阻率的第一金属材料；沉积第二金属材料，第二金属材料具有比第一电阻率更高的第二电阻率，第二金属材料被沉积成与第一金属材料直接接触；在第二金属材料之上沉积绝缘材料；将第一金属材料、第二金属材料及绝缘材料图案化，使得第二金属材料相对于第一金属材料的侧边缘及绝缘材料的侧边缘凹入；在经图案化的第一金属材料、第二金属材料及绝缘材料之上共形地沉积存储材料；在存储材料之上共形地沉积选择器材料；以及在选择器材料之上沉积第三金属材料。
附图说明
6.结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
7.图1是根据本公开一些实施例的半导体器件的示意性剖视图。
8.图2及图3是根据本公开一些实施例的在半导体器件的制造工艺期间形成的结构的示意性剖视图。
9.图4是根据本公开一些实施例的在半导体器件的制造工艺期间形成的结构的示意性透视图。
10.图5a到图13a是根据本公开一些实施例的在半导体器件的制造工艺期间形成的结构的示意性透视图。
11.图5b到图13b是图5a到图13a中所示的对应的结构的示意性剖视图。
12.图14到图19是根据本公开一些实施例的在半导体器件的制造工艺期间形成的结构的示意性剖视图。
13.图20到图24是根据本公开一些实施例的存储器阵列的示意性剖视图。
具体实施方式
14.以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
15.此外，为易于说明，本文中可能使用例如“在
…
之下(beneath)”、“在
…
下方(below)”、“下部的(lower)”、“在
…
上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
16.图1示出根据本公开一些实施例的半导体器件sd10的剖视图。图1所示结构是在xz平面中截取的，其中方向x、y及z界定一组正交笛卡尔坐标(orthogonal cartesian coordinates)。在一些实施例中，半导体器件sd10包括半导体衬底100。在一些实施例中，半导体衬底100包含一种或多种半导体材料，所述一种或多种半导体材料可为元素半导体材料、化合物半导体材料或半导体合金。举例来说，元素半导体可包括si或ge。化合物半导体材料及半导体合金可分别包括sige、sic、sigec、iii-v族半导体或ii-vi族半导体。在一些实施例中，半导体衬底100可为绝缘体上半导体(semiconductor-on-insulator)，包括设置在一对半导体层之间的至少一个介电材料层(例如，氧化物层)。半导体衬底100可包括已适当地掺杂有期望导电性的杂质(例如，p型掺杂剂或n型掺杂剂)的各种区。
17.在一些实施例中，集成电路的器件形成在半导体衬底100中及半导体衬底100上。举例来说，在半导体衬底100中和/或半导体衬底100上可形成有晶体管。晶体管可为n型场效晶体管nfet和/或p型场效晶体管pfet。在一些实施例中，晶体管形成在形成于半导体衬底100上的鳍110之上。晶体管可通过形成在半导体衬底100中的隔离结构120彼此隔开。举
例来说，隔离结构120可为浅沟槽隔离结构。晶体管可包括设置在鳍110之上的栅极结构130及在半导体衬底100中设置在鳍110侧边的源极/漏极区140，源极/漏极区140位于栅极结构130的相对侧处。在半导体衬底100之上设置有介电层150，介电层150覆盖晶体管。源极/漏极接触件160延伸穿过介电层150以接触源极/漏极区140。应注意，尽管图1中的晶体管已被阐述为鳍型场效晶体管(fin-type field effect transistor，fin fet)，然而本公开并不仅限于此，且在本公开的范围内也预期存在其他类型的晶体管(例如，环绕式栅极(gate-all-around，gaa)晶体管、平面晶体管等)。相似地，除晶体管之外的器件(例如，电感器、电阻器、电容器、二极管等)也可为半导体器件sd10的一部分。
18.在一些实施例中，半导体器件sd10包括多个金属化层级m1到m7，所述多个金属化层级m1到m7在集成电路中将形成在半导体衬底100上的器件进行内连。应注意，尽管图1示出七个金属化层级m1到m7，然而本公开并不仅限于此。在一些替代实施例中，可依据电路设计要求形成更多或更少的金属化层级m1到m7。
19.在一些实施例中，金属化层级m1到m7包括与金属化图案交替堆叠的一个或多个层间介电(interlayer dielectric，ild)层。金属化图案包括在ild层上延伸的布线迹线(routing trace)及将布线迹线与下伏的布线迹线和/或器件内连的布线通孔。举例来说，最底部金属化层级m1包括ild层170、布线通孔172及布线迹线174。布线迹线174在ild层170上延伸，且通过布线通孔172内连到形成在半导体衬底100上的器件。金属化层级m2包括ild层180、布线通孔182及布线迹线184。布线迹线184在ild层180上延伸，而布线通孔182延伸穿过ild层180以将布线迹线184与布线迹线174内连。相似地，金属化层级m3包括ild层190、布线通孔192及布线迹线194；金属化层级m4包括ild层200、布线通孔202及布线迹线204；金属化层级m5包括ild层210、布线通孔212及布线迹线214；金属化层级m6包括ild层220、布线通孔222及布线迹线224；且金属化层级m7包括ild层230、布线通孔232及布线迹线234。
20.在一些实施例中，位于不同金属化层级中的布线迹线中的至少一些布线迹线可彼此垂直地延伸。举例来说，最底部金属化层级m1的布线迹线174可沿着x方向延伸，而金属化层级m2的布线迹线184可沿着y方向延伸。
21.在一些实施例中，在一些金属化层级中(例如在金属化层级m3及m4中)设置有一个或多个存储器阵列240、250。在一些实施例中，存储器阵列240、250可包括堆叠在一个或多个层中的存储单元242、244、252、254。举例来说，存储器阵列240包括设置在下部存储层中的存储单元242及设置在下部存储层的存储单元242上的存储单元244。相似地，存储器阵列250可包括下部存储单元252及设置在下部存储单元252上的上部存储单元254。应注意，本公开不对存储器阵列240、250形成在哪个金属化层级中进行限制。在一些替代实施例中，存储器阵列240、250可形成在与图1中所示的金属化层级不同的金属化层级(例如，m4及m5、m5及m6等等)中。
22.在一些实施例中，相对于存储器阵列240、250的下伏金属化层级或上覆金属化层级中的一些金属化层级(例如，金属化层级m1及m2)用于存储器阵列240、250的外围电路rp，外围电路rp包括例如行解码器及列解码器。在一些实施例中，布线通孔172及182的至少一部分(例如，布线通孔172a及182a)及布线迹线174及184的至少一部分(例如，布线迹线174a及184a)是存储器阵列240、250的外围电路rp的一部分，而其余的布线通孔172、182及布线迹线174、184可与其他器件整合在一起以执行不同的逻辑功能。
23.图2到图19是根据一些实施例的在半导体器件sd10的制造方法期间形成的结构的示意图。图2、图3及图14到图19是在与图1相同的xz平面中截取的示意性剖视图。图4及图5a到图13a是半导体器件sd10的正在制造存储器阵列240的区的示意性透视图，而图5b到图13b是图5a到图13a所示对应的结构的示意性剖视图。图5b到图13b所示视图是在位于沿着x方向的线i-i’的水平高度处的xz平面中截取的。
24.在图2中，在半导体衬底100上形成晶体管(例如，fin fet)。根据任何合适的方法(例如使用一个或多个光刻工艺(例如双重图案化或多重图案化))图案化出鳍110。在鳍110的图案化期间，可视需要在半导体衬底100之上形成牺牲层(未示出)，例如以获得更精细节距的鳍110。一旦图案化出鳍110，便可移除此种牺牲层。
25.例如通过沉积一个或多个绝缘材料层来形成隔离结构120。可视需要执行回蚀工艺(etch back process)以获得期望高度的隔离结构120。隔离结构120可包含任何合适的绝缘材料，例如旋涂玻璃(spin-on-glass)、氧化硅、氮氧化硅、氮化硅、碳氮氧化硅、掺杂氟的硅酸盐玻璃或其组合。
26.可根据任何合适的工艺(例如通过栅极替换工艺(gate replacement process))形成栅极结构130。在开始时可在栅极结构130的预期位置之上形成虚设栅极结构(未示出)。例如通过以下方式在虚设栅极结构的相对侧处形成侧壁间隔件：在虚设栅极结构之上沉积绝缘材料，且接着执行回蚀工艺，以将侧壁间隔件留在虚设栅极结构的侧边处。接着可例如通过以下方式在鳍110中形成源极/漏极区140：移除鳍110的一些部分以形成凹槽，在凹槽中生长一个或多个源极/漏极外延层以形成源极/漏极区140。外延层可根据正在制作的晶体管的类型(例如，n型或p型)而包含合适的导电类型的掺杂剂。在一些替代实施例中，可在鳍110上生长源极/漏极区140，而不需要预先移除鳍110的一些部分。
27.接着在半导体衬底100之上毯覆地形成介电层150，从而掩埋源极/漏极区140及虚设栅极结构。介电层150可包含：硅系绝缘材料，例如氧化硅、sicoh、sioc和/或siocn；低介电常数材料，例如干凝胶、气凝胶、非晶氟化碳、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes，bcb)、flare、氢倍半硅氧烷(hydrogen silsesquioxane，hsq)、氟化氧化硅(siof)或其组合；或任何其他合适的介电材料。可通过化学气相沉积(chemical vapor deposition，cvd，例如可流动化学气相沉积(flowable cvd，fcvd)、高密度等离子体化学气相沉积(high-density plasma chemical vapor deposition，hdpcvd)、次大气压化学气相沉积(sub-atmospheric pressure chemical vapor deposition，sacvd)等)、旋转涂布(spin-on)、溅镀或其他合适的方法将介电层150制作成具有合适的厚度。可执行平坦化工艺(例如研磨、化学机械抛光(chemical-mechanical polish)等)，使得虚设栅极结构的顶部部分被暴露出。接着可移除虚设栅极结构，从而在真空空间(evacuated space)的底部处暴露出鳍110。
28.此后，可形成栅极结构130来取代虚设栅极结构。栅极结构130可包括一个或多个堆叠层，例如栅极介电层及一个或多个栅极金属层。栅极介电层可包括界面层及形成在界面层之上的高介电常数层，所述界面层包含介电材料(例如氧化硅或氮氧化硅(sion))。可通过使用合适的沉积工艺(例如原子层沉积(atomic layer deposition，ald)、cvd等)沉积介电材料来形成栅极界面层。在一些替代实施例中，可通过氧化工艺形成栅极界面层。界面层的轮廓可根据随后的产生方法而发生改变。在一些实施例中，高介电常数层的材料具有
大于约4、大于约12、大于约16或甚至大于约20的介电常数。举例来说，高介电常数层的材料可包括金属氧化物(例如zro2、gd2o3、hfo2、batio3、al2o3、lao2、tio2、ta2o5、y2o3、sto、bto、bazro、hfzro、hflao、hftao、hftio或其组合)或其他合适的材料。在一些实施例中，高介电常数层的材料可视需要包括硅酸盐，例如hfsio、hfsion、lasio、alsio或其组合。在一些实施例中，形成高介电常数层的方法包括执行至少一种合适的沉积技术，例如cvd、ald(包括例如金属氧化物化学气相沉积(metal oxide chemical vapor deposition)mocvd、远程等离子体原子层沉积(remote plasma atomic layer deposition)rpald、等离子体增强型原子层沉积(plasma-enhanced atomic layer deposition)peald等)、分子束沉积(molecular beam deposition，mbd)等。
29.栅极金属层可包括功函数层及栅极电极。可根据晶体管所期望的导电类型来选择功函数层的材料。示例性p型功函数材料包括tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、其他合适的p型功函数材料或其组合。另一方面，示例性n型功函数材料包括ti、ag、taal、taalc、tialn、tac、tacn、tasin、mn、zr、其他合适的n型功函数材料或其组合。在一些实施例中，形成功函数层的方法包括执行至少一种合适的沉积技术(例如cvd、ald、mbd等)。在一些实施例中，功函数层起到调节晶体管的阈值电压的作用。在一些实施例中，栅极电极形成在功函数层之上。在一些实施例中，栅极电极的材料包括钛(ti)、钽(ta)、钨(w)、铝(al)、锆(zr)、铪(hf)、钛铝(tial)、钽铝(taal)、钨铝(wal)、锆铝(zral)、铪铝(hfal)、氮化钛(tin)、氮化钽(tan)、氮化钛硅(tisin)、氮化钽硅(tasin)、氮化钨硅(wsin)、碳化钛(tic)、碳化钽(tac)、碳化钛铝(tialc)、碳化钽铝(taalc)、氮化钛铝(tialn)、氮化钽铝(taaln)、任何其他合适的含金属材料或其组合。在一些实施例中，可通过cvd、ald、镀覆、其他沉积技术或其组合来形成栅极电极。在一些实施例中，栅极结构130还可包括阻挡层、衬垫层、晶种层、粘合层等。
30.接着通过在穿过介电层150的接触孔中设置导电材料来形成源极/漏极接触件160。在一些实施例中，导电材料设置在源极/漏极区140的被接触孔暴露出的部分上。在一些实施例中，源极/漏极接触件160的导电材料包括钴(co)、钨(w)、铜(cu)、钛(ti)、钽(ta)、铝(al)、锆(zr)、铪(hf)、其组合或其他合适的金属材料。在一些实施例中，可通过cvd、ald、镀覆、其他沉积技术或其组合来形成导电材料。在一些实施例中，导电材料可设置在一个或多个晶种层、阻挡层等(未示出)上。
31.在图3中，在半导体衬底100之上在介电层150上依序形成金属化层级m1及m2。ild层170与ild层180的材料及制造方法可独立地选自以上针对介电层150列出的材料及方法。布线通孔172、182及布线迹线174、184包含钴(co)、钨(w)、铜(cu)、钛(ti)、钽(ta)、铝(al)、锆(zr)、铪(hf)、其组合或其他合适的金属材料，且可例如通过合适的工艺(例如单镶嵌或双镶嵌)形成。
32.在图4中，在金属化层级m2之上形成堆叠层。为简洁起见，在图4到图13b中，将图3中所示的金属化层级m2及下伏的结构示意性地表示为平的ild层180。在开始时可在金属化层级m2之上将堆叠层毯覆地形成为片材。堆叠层自下而上包括刻蚀停止层260、下部位线270a的金属层272a、下部位线270a的金属层274a、下部位线270a的金属层276a、绝缘层280a、上部位线290a的金属层292a、上部位线290a的金属层294a、上部位线290a的金属层296a、绝缘层300a、垫层(pad layer)310a、绝缘层320a及牺牲层330a。
33.刻蚀停止层260包含在所选择的条件下相对于金属层272a的材料具有较低刻蚀速率的材料。举例来说，刻蚀停止层260可包括含氮化物的材料，例如氮化硅、氮氧化硅等。可通过ald、cvd或其他合适的工艺将刻蚀停止层260形成为期望的厚度(例如介于从约5nm到约20nm的范围内)。
34.下部位线270a的金属层272a与金属层276a可包含相同的金属材料，例如钨、钛、氮化钛、钌、钽、氮化钽、钴、镍、铜、铝、其合金、硅化物或其他合适的导电材料。在一些实施例中，金属层272a及金属层276a的金属材料包含选自钨、钛、氮化钛、钌、钽、氮化钽及其组合中的至少一种。
35.在一些实施例中，下部位线270a的金属层274a包含与金属层272a及金属层276a不同的金属材料。在一些实施例中，尽管金属层274a的材料可选自以上针对金属层272a及金属层276a列出的相同的材料，然而将金属层274a的材料以及金属层272a及276a的材料选择成使得金属层274a具有比金属层272a及金属层276a更低的电阻((electric)resistance)。举例来说，金属层274a的材料可具有比金属层272a及276a的材料更低的电阻率。举例来说，在一些情形中，金属层272a、276a可包含钛，且金属层274a可包含钨。在一些替代实施例中，金属层272a、276a可包含钨，且金属层274a可包含钌。
36.可通过合适的沉积工艺(例如ald、cvd、电子束蒸镀(e-beam evaporation)等)形成下部位线270a的金属层272a、274a、276a。在一些实施例中，将金属层274a形成为薄于金属层272a及金属层276a中的每一者。举例来说，金属层272a及金属层276a中的每一金属层可各自比金属层274a厚达1倍到10倍。在一些实施例中，金属层274a的厚度可等于或小于10nm，例如介于1nm到10nm的范围内。在一些实施例中，下部位线270a的厚度可介于约20nm到约40nm的范围内。
37.上部位线290a可具有与前面针对下部位线270a所阐述的结构相似的结构，其中如前面针对下部位线270a的金属层272a、274a及276a所阐述般分别选择金属层292a、294a及296a的材料及厚度。在一些实施例中，下部位线270a与上部位线290a具有相同的结构，但本公开并不仅限于此。在一些替代实施例中，下部位线270a与上部位线290a具有不同的结构。
38.绝缘层280a及300a可包含氧化物绝缘材料或氮化物绝缘材料，其可为硅系(silicon based)的(例如氧化硅、氮氧化硅、氮化硅、其组合)或者可为除硅系之外的材料(例如氧化铝、氮化铝、氮氧化铝等)。在一些实施例中，绝缘层280a是硅系的，且绝缘层300a是铝系的。在一些实施例中，绝缘层280a的厚度与绝缘层300a的厚度各自处于约5nm到约20nm的范围内。可通过ald、cvd或其他合适的沉积工艺形成绝缘层280a及300a。
39.垫层310a包含绝缘材料，且亦可被认为是绝缘层。在一些实施例中，垫层310a包含绝缘氧化物，例如氧化硅等。在一些实施例中，垫层310a的材料不同于绝缘层300a的材料，使得可在所述两个层之间进行选择性刻蚀。举例来说，可相对于下伏的绝缘层300a选择性地移除垫层310a的一些部分。可通过合适的沉积工艺(例如ald、cvd等)形成垫层。
40.绝缘层320a包含氮化物材料(例如氮化硅或氮氧化硅)且也可通过沉积工艺(例如ald、cvd等)形成。
41.牺牲层330a(有时被称为硬掩模层)可为单个层或复合层。在一些实施例中，牺牲层330a包括至少一个绝缘氧化物(例如氧化硅)层。当牺牲层330a具有复合结构时，不同材料的层可彼此堆叠。举例来说，可在绝缘层320a上设置绝缘氧化物层，可在绝缘氧化物层上
设置绝缘氮化物(例如，氮化硅)层，且可在绝缘氮化物层上设置另一绝缘氧化物层。可依据工艺(例如，图案化)要求改变牺牲层330a的结构。
42.参照图4、图5a及图5b，例如通过一个或多个光刻(lithography)及刻蚀步骤将堆叠层图案化以形成位线。在一些实施例中，可在牺牲层330a上形成辅助掩模(未示出)。可将辅助掩模图案化成具有沿着y方向延伸且被设置成沿着x方向彼此隔开一距离的平行条带的形状。辅助掩模可包含光刻胶材料且可通过一系列沉积、曝光及显影步骤形成。通过一个或多个刻蚀步骤初始地将辅助掩模的图案转移到牺牲层330a。接着将牺牲层330a的图案转移到下伏的层，从而停止在刻蚀停止层260处。在下伏的层之中，绝缘层280、300、320b及垫层310b在图案化之后可沿着x方向具有与牺牲层330实质上相同的宽度。在下部位线270及上部位线290中，金属层272及292以及金属层276及296可沿着x方向具有比相邻的绝缘层280、300更小的宽度w272、w292、w276、w296，而金属层274及294可具有与绝缘层280、300相当的宽度w274、w294。也就是说，金属层274、294相对于对应的金属层272、292及金属层276、296的侧边缘在侧向上突出(例如，突出长度pl)。在一些实施例中，金属层272、292及金属层276、296可被认为相对于金属层274、294凹入。在一些实施例中，可利用金属层274、294的材料相对于金属层272、292及金属层276、296的材料之间的刻蚀速率的差而通过专用刻蚀步骤来确定上部位线290及下部位线270的形状。应注意，尽管金属层274、294的侧向轮廓被示出为具有尖锐的边缘及拐角(corner)，但本公开并不仅限于此。如图5b中的插图(inset)中所示，在一些实施例中，依据位线270、290的图案化期间采用的条件，金属层274、294的边缘可为锥形的，甚至是圆形的，而不是尖锐的。如上所述，金属层274、294可薄于对应的相邻金属层272、276或292、296。以位线270为例，如果金属层272、274、276被考虑为分别具有厚度t272、t274及t276，则金属层272及金属层276中的每一者对金属层274的厚度比率(例如，t272/t274及t276/t274)介于约20:1到1:1(例如，10:1到5:1)的范围内。相似的关系适用于上部位线290。本公开的所有厚度均是沿着(垂直)z方向(例如，垂直于ild层180的顶表面的方向)测量。
43.在一些实施例中，在金属层272、292与金属层276、296的中间包括金属层274、294使得能够对施加在存储单元(例如，图1中所示的存储单元242、244)内的电场进行更精细的控制。举例来说，正在制作的存储器阵列可为丝状(filamentary)电阻式随机存取存储器(resistive random access memory，rram)(丝状rram)，此可能需要在存储器的操作期间操纵所施加的电场引导电流灯丝(filament)流动的能力。在一些实施例中，包括具有比位线270及290的其他金属层272、292、276、296更低的电阻的金属层274、294使得能够控制电场，以能够进行丝状rram的操作。在一些实施例中，将金属层274、294图案化成相对于金属层272、292及金属层276、296在侧向上突出会促进电流集中流动经过突出的金属层274、294。在一些实施例中，位线270、290可增强对应的器件的可靠度及存储稳定性。在一些实施例中，位线270、290的实现可容易地整合在现有工艺流程中，包含制造成本。
44.在图案化之后，通过绝缘层280、300隔开的堆叠的位线270、290保留在刻蚀停止层260上。在相邻的位线270、290的堆叠的中间，刻蚀停止层260可暂时被暴露出。可在堆叠层的图案化之后移除牺牲层330，如例如图6a及图6b中所示。在移除牺牲层330之后，绝缘层320b可在位线270、290的堆叠的顶部上被暴露出。
45.在图7a及图7b中，在位线270、290的堆叠之间的空间中在刻蚀停止层260上形成隔
离层340a。隔离层340a可包含氧化物绝缘材料，例如氧化硅、氮氧化硅或其组合。在一些实施例中，隔离层340a被形成为在开始时掩埋位线270、290的堆叠的单个隔离层(未示出)。可通过合适的沉积工艺(例如ald、cvd等)形成隔离层340a的材料。接着使单个隔离层凹入，以在位线270、290的堆叠的顶部上暴露出绝缘层320b，从而将隔离层340a留在相邻的位线270、290的堆叠的中间。可通过平坦化工艺(例如通过研磨、化学机械抛光等)对单个隔离层进行薄化。在薄化之后，隔离层340a填充位线270、290的堆叠之间的空间，同时隔离层340a的顶表面与绝缘层320b的顶表面实质上共面(沿着z方向位于相同的水平高度处)。
46.接着在位线270、290的堆叠及隔离层340a上形成硬掩模图案350。硬掩模图案350可为沿着x方向彼此平行地延伸且被设置成沿着y方向彼此隔开一距离的细长条带。在一些实施例中，硬掩模图案350相对于位线270、290垂直地延伸。每一硬掩模图案350可在位线270、290的多个堆叠之上延伸。在一些实施例中，硬掩模图案350包含与隔离层340a不同的材料，例如氮化物绝缘材料(例如氮化硅)。在一些实施例中，硬掩模图案350的材料被选择成在隔离层340a的稍后的图案化期间承受所施加的刻蚀条件。在一些实施例中，硬掩模图案350最初可通过合适的沉积技术(例如ald、cvd等)被形成为毯覆层，且接着在采用一个或多个辅助掩模(未示出)的刻蚀步骤期间被图案化为细长条带。
47.参照图7a、图7b、图8a及图8b，将硬掩模图案350的图案转移到隔离层340a、绝缘层320b及垫层310b，因此留下平行的隔离壁(isolation wall)345，平行的隔离壁345延伸跨过位线270、290的堆叠且沿着y方向彼此隔开一距离。在一些实施例中，隔离壁345包括隔离层340的填充相邻的位线270、290的堆叠之间的空间的部分以及垫层310及绝缘层320的堆叠在绝缘层300上的部分。在隔离壁345之外，在由相邻的隔离壁345界定的空间中，绝缘层300在位线270、290的堆叠的顶部处被暴露出，而位线270、290的金属层272、274、276、292、294、296在所述堆叠的侧边处被暴露出。隔离层340可共形地填充位线270、290的位于金属层274、294与绝缘层280、300或刻蚀停止层260之间的金属层272、292及金属层276、296的凹槽。金属层274、294可对应地突出到隔离壁345的隔离层340中，以被容纳在隔离层340的凹陷部(indentation)内。隔离层340的多个突出部分接触金属层272、292及金属层276、296，且将金属层274、294的突出部分夹置于其间。举例来说，在绝缘层280与刻蚀停止层260之间，隔离层340的一些部分与对应隔离壁345的金属层274的一些部分交替堆叠。
48.在图9a及图9b中，在图8a及图8b中所示的结构上毯覆地且依序地形成存储层360a与选择器层370a。存储层360a包含能够存储位元(bit)的材料，例如能够通过在存储层360a两端施加适当的电压差动而在具有不同电阻值的两种不同状态之间切换的材料。举例来说，存储层360a的状态可因施加电压差动产生的电场而发生改变。存储层360a的材料不受具体限制，只要所述材料展示出电阻切换行为即可且可为二元或更高元的氧化物、硫属化物、氮化物等。可通过合适的工艺(例如ald、cvd等)沉积存储层360a的材料。存储层360a的厚度可介于例如约2nm到约10nm的范围内。存储层360a可共形地沉积在位线270、290的堆叠及隔离壁345(例如，在图8a中示出)之上。存储层360a接触位线270、290的在隔离壁345之间的空间中被暴露出的侧边且具有遵循由位线270、290的金属层272、274、276、292、294、296界定的突出部及凹槽的轮廓。
49.在一些实施例中，在存储层360a之上共形地形成选择器层370a。在一些实施例中，选择器层370a包含选择器材料，所述选择器材料是能够根据所施加的电压或电流而在接通
(on)状态与关断(off)状态之间切换的切换材料。举例来说，一旦施加阈值电压或者阈值电流流经选择器材料，选择器材料便被接通且存在于导电状态中。当电压或电流低于阈值(threshold value)时，选择器材料被关断。在一些实施例中，选择器层370a有助于减少或防止存储单元阵列内的寄生电流路径，从而降低未选择的存储单元可取代预期的存储单元而被访问(address)的可能性。在一些实施例中，选择器层370a的行为主要由所包含的材料的性质确定。在一些实施例中，选择器层370a包含视需要掺杂有n、p、s、si及te中的一种或多种的gese、asgese和/或asgesesi。在一些实施例中，选择器层370a包含非化学计量的(non-stoichiometric)氧化物，例如氧化硅、氧化钛、氧化铝、氧化钨、氮氧化钛、氧化铪、氧化钽、氧化铌等。在一些实施例中，选择器层370a包含硫属化物，所述硫属化物包括ge、sb、s及te中的一种或多种。可通过合适的沉积工艺(例如ald、cvd等)形成选择器层370a。在一些实施例中，选择器层的厚度介于约5nm到约20nm的范围内。
50.在图10a及图10b中，在选择器层370a之上形成字金属层(word metal layer)380a，以掩埋图9a及图9b所示结构，填充堆叠的位线270、290与隔离壁345之间的空间。字金属层380a可包含任何合适的导电材料，例如(举例来说)钨(w)、钴(co)、镍(ni)、铜(cu)、铝(al)、钛(ti)、钽(ta)、其合金、其硅化物或其组合。在一些实施例中，字金属层380a包含钨。可通过任何合适的工艺(例如ald、cvd、电镀等)形成字金属层380a。
51.参照图10a、图10b、图11a及图11b，执行平坦化工艺(例如研磨或化学机械抛光)，以移除字金属层380a的一些部分、选择器层370a的一些部分及存储层360a的一些部分，直到隔离壁345的顶表面被暴露出为止。举例来说，在字金属层380a的平坦化之后，隔离层340及绝缘层320可再次被暴露出，且字金属层380b可在相邻的隔离壁345之间延伸。字金属层380b沿着与位线270、290垂直的x方向延伸，使得每一字金属层380b接触位线270、290的多个堆叠，且每一位线270、290接触多个字金属层380b。存储层360b及选择器层370b保留在字金属层380b与绝缘壁345之间以及字金属层380b与位线270、290之间。
52.在图12a及图12b中，字金属层380、选择器层370及存储层360已相对于隔离壁345沿着z方向凹入。举例来说，可执行一个或多个选择性刻蚀步骤，以在隔离壁345之间在字金属层380的顶部上形成凹槽390。凹槽390沿着x方向延伸，且在凹槽390的底部处暴露出字金属层380、选择器层370及存储层360。在一些实施例中，可通过选择刻蚀条件(例如刻蚀步骤的持续时间)来控制凹槽390的深度。在一些实施例中，隔离层340的一些部分的侧表面及绝缘层320的一些部分的侧表面可沿着凹槽390的侧壁被暴露出。
53.在图13a及图13b中，在凹槽390(例如，在图12a中示出)中形成附加金属层400，以与字金属层380一同形成t形字线(380+400)。在一些实施例中，附加金属层400包含与字金属层380相同的材料。在一些替代实施例中，附加金属层400包含与字金属层380不同的材料。随着附加金属层400的形成，便形成了存储器阵列240a。在一些实施例中，存储器阵列240a包括两层存储单元242、244，存储单元242、244各自具有其专用的位线(例如，用于存储单元242的位线270及用于存储单元244的位线290)，所述位线堆叠在彼此之上且与同一字金属层380接触。可通过字金属层280与位线270、290的独特组合来选择各别的存储单元242、244。
54.图14到图19是在与图1到图3相同的平面中截取的示意性剖视图。在图14中，示出存储器阵列240a可设置在金属化层级m2上且可在开始时覆盖大部分(如果不是全部)的金
属化层级m2。参照图14及图15，在一些实施例中，在存储器阵列240a的一部分上形成掩模层410，且例如通过合适的刻蚀工艺移除存储器阵列240a的被掩模层410暴露出的部分，以再次暴露出金属化层级m2。在刻蚀之后，存储器阵列240保留在被掩模层410覆盖的区中，随后移除掩模层410。在一些实施例中，掩模层410可包含光刻胶材料且通过一系列沉积、曝光及显影步骤形成。
55.在图16中，在金属化层级m2的被暴露出的部分上及存储器阵列240上毯覆地形成ild层190a。形成ild层190a的材料及工艺可选自前面针对介电层150阐述的相同的选项。参照图16及图17，已通过将ild层190a平坦化直到再次暴露出存储器阵列240获得ild层190b。可通过任何合适的工艺(例如研磨、化学机械抛光等)来执行ild层190a的平坦化。在图18中，例如通过单镶嵌工艺或双镶嵌工艺在ild层190中形成布线通孔192及布线迹线194。
56.在图19中，可将参照图4到图19阐述的操作重复进行期望的次数，以形成附加存储器阵列。举例来说，根据上述工艺在金属化层级m4中形成具有与存储器阵列240相似的结构的存储器阵列250，且接着在存储器阵列250旁边形成ild层200、布线通孔202及布线迹线204。可通过例如遵循前面针对金属化层级m1及m2阐述的相似工艺形成期望数目的上部金属化层级(例如，图1中所示的金属化层级m5到m7)来从图19中所示的结构获得图1所示半导体器件sd10。
57.图20到图24是根据本公开一些实施例的一些半导体器件的存储器阵列的一些部分的示意性剖视图。图20到图24所示视图是在与图5b到图13b所示视图的xz平面对应的xz平面中截取。在以下对图20到图24的说明中，不同实施例之间相同的参考编号表示以上针对对应元件提供的说明同等适用于正在阐述的实施例。
58.在图20中示出根据本公开一些实施例的半导体器件sd20的存储器阵列1240的一部分。存储器阵列1240与图13b所示存储器阵列240a之间的不同之处在于，在前面参照图5a及图5b阐述的步骤中，在界定位线270及290的同时进行对刻蚀停止层1260的一些回蚀，使得刻蚀停止层1260包括在ild层180上毯覆地延伸的基础部分(base portion)1262及从基础部分1262与位线270对应地突出的基座部分(pedestal portion)1264。基座部分1264沿着x方向的宽度可与上覆的金属层272实质上相同。
59.在图21中示出根据本公开一些实施例的半导体器件sd30的存储器阵列2240的一部分。存储器阵列2240与图13b所示存储器阵列240a之间的不同之处在于位线2270及2290的结构。在一些实施例中，位线2270、2290分别包括两个金属层2272、2274及2292、2294。可从前面参照图5a中所示的金属层272、292阐述的选项中选择材料及工艺来形成金属层2272、2292，且可从前面针对金属层274、294阐述的选项中选择材料及工艺来形成金属层2274、2294。以位线2270为例，在一些实施例中，位线2270包括具有不同电阻的两个金属层2272、2274，其中金属层2274的电阻小于金属层2272的电阻。金属层2272可比金属层2274更厚。举例来说，金属层2272的厚度对金属层2274的厚度的比率可介于20:1到1:1的范围内，例如介于10:1到5:1的范围内。在一些实施例中，金属层2274相对于金属层2272在侧向上突出且被设置成比金属层2272更靠近刻蚀停止层260。换句话说，存储器阵列2240的存储单元2242的位线2270包括设置在刻蚀停止层260上的金属层2274及设置在金属层2274上的金属层2272。类似地，存储单元2244的位线2290包括设置在绝缘层280上的金属层2294及设置在金属层2294上的金属层2292。在一些实施例中，金属层2294的材料的电阻率低于金属层
2292的材料的电阻率。在一些实施例中，制造存储器阵列2240可能需要形成比图4中所示的层更少的层。然而，金属层2274、2294的存在仍使得能够对电场进行更精细的控制，以使得能够实现存储器阵列2240作为丝状rram的操作。
60.在图22中示出根据本公开一些实施例的半导体器件sd40的存储器阵列3240的一部分。存储器阵列3240与图21所示存储器阵列2240之间的不同之处在于存储单元3242及3244的位线3270及3290的结构。也就是说，在位线3270及3290中，(较厚的)金属层3272、3292设置在(较薄的)金属层3274、3294下方，其中金属层3272、3292分别设置在刻蚀停止层260及绝缘层280上。在一些实施例中，金属层3274、3294仍具有比金属层3272、3292更低的电阻。在一些实施例中，金属层3274、3294相对于金属层3272、3292在侧向上突出。关于图21所示半导体器件sd30以及图22所示半导体器件sd40，可通过在图4所示堆叠中形成更少的层来制造，同时金属层3274、3294的存在使得能够对所施加的电场进行更精细的控制，因此使得能够实现存储器阵列3240作为丝状rram的操作。
61.在图23中示出根据本公开一些实施例的半导体器件sd50的存储器阵列4240的一部分。存储器阵列4240与图13b所示存储器阵列240a之间的不同之处分别在于存储单元4242及4244的位线4270及4290的结构。以位线4270为例，位线4270可包括比存储器阵列240a的位线270更多的金属层。举例来说，位线4270包括五个金属层4271、4273、4275、4277、4279，可从前面参照图5a中所示的金属层272阐述的选项中选择材料及工艺来形成其中三个金属层4271、4275、4279，且可从前面针对金属层274(也在图5a中示出)阐述的选项中选择材料及工艺来形成两个金属层4273、4277。根据例如以上针对金属层272及274阐述的范围，金属层4271、4275、4279可厚于所述两个金属层4273、4277。金属层4271、4275、4279与金属层4273、4277交替堆叠。在一些实施例中，金属层4273、4277相对于金属层4271、4275、4279在侧向上突出。在一些实施例中，金属层4273、4277具有比金属层4271、4275、4279更低的电阻。位线4290可具有与刚刚针对位线4270阐述的结构相似的结构，位线4290具有与金属层4293、4297(被制作为金属层4273、4277)交替堆叠的金属层4291、4295、4299(被制作为金属层4271、4275、4279)。在一些实施例中，制作具有多个金属层4273、4277、4293、4297的位线4270、4290可使得能够在不显著增加制造工艺的复杂性或成本的情况下对所施加的电场进行甚至更精细的调整。
62.显而易见的是，本公开不受位线中所包括的较薄金属层的数目限制。举例来说，在图24中所示的半导体器件sd60的存储器阵列5240中，存储单元5242、5244的位线5270、5290包括七个金属层5271到5277、5291到5297，所述七个金属层5271到5277、5291到5297各自具有分别与三个金属层5272、5274、5276或5292、5294、5296交替堆叠的四个金属层5271、5273、5275、5277或5291、5293、5295、5297。可从前面参照图5a中所示的金属层272阐述的选项中选择材料及工艺来形成金属层5271、5273、5275、5277、5291、5293、5295、5297，且可从前面针对金属层274(也在图5a中示出)阐述的选项中选择材料及工艺来形成金属层5272、5274、5276、5292、5294、5296。在一些实施例中，金属层5272、5274、5276、5292、5294、5296相对于相邻的金属层5271、5273、5275、5277、5291、5293、5295、5297在侧向上突出。在一些实施例中，金属层5272、5274、5276、5292、5294、5296具有比金属层5271、5273、5275、5277、5291、5293、5295、5297更低的电阻。在一些实施例中，金属层5271、5273、5275、5277、5291、5293、5295、5297比金属层5272、5274、5276、5292、5294、5296厚达10倍。在一些实施例中，制
作具有多个金属层5272、5274、5276、5292、5294、5296的位线5270、5290可使得能够在不显著增加制造工艺的复杂性或成本的情况下对所施加的电场进行甚至更精细的调整。
63.根据本公开的一些实施例，一种存储单元包括一对金属层、绝缘层、存储层、选择器层及字线。所述一对金属层在第一方向上延伸。所述一对金属层中的第一金属层被设置成与所述一对金属层中的第二金属层接触。所述第一金属层包含第一材料。所述第二金属层包含第二材料。所述第二金属层相对于所述第一金属层沿着与所述第一方向垂直的第二方向在侧向上突出。所述绝缘层在所述第一方向上延伸且设置在所述一对金属层的顶部上。所述存储层共形地覆盖所述一对金属层的侧边。所述选择器层设置在所述存储层上。所述字线在所述一对金属层之上在所述选择器层上沿着所述第二方向延伸。
64.在上述存储单元中，其中所述第二金属层具有比所述第一金属层更低的电阻。
65.在上述存储单元中，其中所述第一金属层设置在所述第二金属层与所述绝缘层之间。
66.在上述存储单元中，更包括第三金属层，所述第三金属层沿着所述第一方向延伸，其中所述第二金属层设置在所述第三金属层与所述第一金属层之间且相对于所述第三金属层及所述第一金属层二者在侧向上突出。
67.在上述存储单元中，其中所述第三金属层的材料具有与所述第一金属层的所述第一材料相同的组成。
68.在上述存储单元中，其中所述第一金属层的厚度对所述第二金属层的厚度的比率介于20:1到1:1的范围内，且所述厚度是在所述第一金属层与所述第二金属层的堆叠方向上测量。
69.在上述存储单元中，其中所述第一金属层的所述第一材料包含选自钨、钛、氮化钛、钌、钽、及氮化钽中的至少一种，且所述第二金属层的所述第二材料包含选自钨、钛、氮化钛、钌、钽、及氮化钽中的至少一种。
70.在上述存储单元中，其中所述存储层包含能够根据所施加的电压而在具有不同电阻值的两种不同状态之间切换的材料。
71.根据本公开的一些实施例，一种半导体器件包括衬底及存储器阵列。所述存储器阵列设置在所述衬底之上。所述存储器阵列包括至少一个膜堆叠、存储层、选择器层及至少一条字线。所述至少一个膜堆叠设置在所述衬底之上。所述至少一个膜堆叠包括交替排列的导电层与绝缘层。每一导电层包含彼此直接接触的第一材料与第二材料。所述第二材料的电阻率值低于所述第一材料的电阻率值。所述存储层设置在所述衬底之上且覆盖所述至少一个膜堆叠的侧壁及顶部。所述选择器层设置在所述存储层上。所述至少一条字线设置在所述选择器层上且相对于所述至少一个膜堆叠在横向上延伸。
72.在上述半导体器件中，其中所述第二材料穿过所述第一材料且在与所述导电层和所述绝缘层的堆叠方向垂直的突出方向上从所述第一材料的边缘突出。
73.在上述半导体器件中，其中所述存储器阵列还包括隔离壁，所述隔离壁设置在所述至少一条字线的相对侧处且相对于所述至少一个膜堆叠在横向上延伸，其中所述第二材料突出到所述隔离壁的凹陷部中。
74.在上述半导体器件中，其中所述至少一个膜堆叠还包括刻蚀停止层，所述刻蚀停止层设置在所述至少一个膜堆叠的底部处，所述导电层中的最底部导电层直接在所述刻蚀
停止层上延伸，且所述刻蚀停止层与所述导电层中的所述最底部导电层的所述第二材料直接接触。
75.在上述半导体器件中，其中所述导电层的所述第二材料与上覆的所述绝缘层直接接触。
76.在上述半导体器件中，还包括至少一个金属化层级，所述至少一个金属化层级设置在半导体衬底与所述存储器阵列之间。
77.根据本公开的一些实施例，一种半导体器件的制造方法包括以下步骤。沉积具有第一电阻率的第一金属材料。沉积与所述第一金属材料直接接触的第二金属材料。所述第二金属材料具有比所述第一电阻率更高的第二电阻率。在所述第二金属材料之上沉积绝缘材料。将所述第一金属材料、所述第二金属材料及所述绝缘材料图案化，使得所述第二金属材料相对于所述第一金属材料的侧边缘及所述绝缘材料的侧边缘凹入。在经图案化的所述第一金属材料、所述第二金属材料及所述绝缘材料之上共形地沉积存储材料。在所述存储材料之上共形地沉积选择器材料。在所述选择器材料之上沉积第三金属材料。
78.在上述半导体器件的制造方法中，其中将所述第一金属材料、所述第二金属材料及所述绝缘材料图案化包括：形成平行条带，所述平行条带沿着第一方向延伸且被设置成沿着与所述第一方向垂直的第二方向彼此隔开一距离，且所述方法还包括：设置对所述平行条带之间的空间进行填充的隔离材料。
79.在上述半导体器件的制造方法中，还包括：将所述隔离材料图案化以形成隔离壁，所述隔离壁沿着所述第二方向延伸且被设置成沿着所述第一方向彼此隔开一距离，其中所述隔离壁突出在所述第二金属材料的凹槽内，以接触所述第二金属材料且在所述第二金属材料的所述凹槽内在所述第一金属材料上延伸。
80.在上述半导体器件的制造方法中，还包括：在沉积所述第一金属材料之前沉积第四金属材料，其中所述第一金属材料设置在所述第四金属材料与所述第二金属材料之间，且将所述第四金属材料与所述第一金属材料、所述第二金属材料及所述绝缘材料一同图案化。
81.在上述半导体器件的制造方法中，其中所述第四金属材料具有所述第一电阻率。
82.在上述半导体器件的制造方法中，还包括：在沉积所述第四金属材料之后且在沉积所述第一金属材料之前沉积第五金属材料，其中所述第五金属材料具有所述第二电阻率，且将所述第五金属材料图案化以相对于所述第一金属材料的所述侧边缘及所述第四金属材料的侧边缘凹入。
83.以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对本文作出各种改变、代替及变更。