用于CMOS接合阵列中的翘曲检测的系统和方法与流程

用于cmos接合阵列中的翘曲检测的系统和方法
1.相关申请的交叉引用
2.本技术要求2020年9月23日提交的美国临时专利申请第63/082,051号的权益，所述申请在此以引用的方式并入。


背景技术：

3.存储器晶片和包含用于存储器的控制电路的互补金属氧化物半导体(cmos)晶片可单独地制造且接着接合在一起。所得结构被称作cmos接合阵列。晶片中的任一个或两个中的翘曲会使得晶片的相对接触垫的接合发生断裂，此可使得裸片不起作用。
附图说明
4.图1为实施例的集成电路的图式。
5.图2a为说明晶片中的凹入翘曲的实施例的集成电路的图式。
6.图2b为说明晶片中的凸出翘曲的实施例的集成电路的图式。
7.图3为包括连续性检查电路和蛇形导体的实施例的集成电路的图式。
8.图4为说明实施例的蛇形导体的第一和第二部分的图式。
9.图5为用于制造第一晶片中的导体的第一部分的实施例的方法的流程图。
10.图6为用于制造第二晶片中的导体的第二部分的实施例的方法的流程图。
11.图7为说明实施例的未断裂导体的图式，其指示无翘曲。
12.图8为说明实施例的断裂导体的图式，其指示翘曲。
13.图9a为说明蛇形导体跨越第一和第二晶片中的多个区延行的实施例的图式。
14.图9b为说明多个蛇形导体跨越第一和第二晶片中的多个区延行的实施例的图式。
15.图10为说明延行穿过阵列裸片和cmos裸片的实施例的蛇形导体的图式。
16.图11为说明延行穿过阵列晶片和cmos晶片的实施例的蛇形导体的图式。
具体实施方式
17.通过介绍，以下实施例提供用以检测互补金属氧化物半导体(cmos)接合阵列(cba)中的裸片/晶片翘曲的测试设计(dft)结构。在一个实例中，dft结构以紧邻重要信号或重要信号群组延行的蛇形结构的形式配置。蛇形结构跨越cmos晶片和阵列晶片连接到连续性检查电路。在发生翘曲的情况下，蛇形结构中的一个或多个接合部并不传导，此有助于检测裸片/晶片翘曲。蛇形结构可体现为跨越整个裸片/晶片的单个较大导体或跨越裸片/晶片的各种区的多个单独导体。
18.现在转向图式，图1为说明实施例的集成电路100的图式。如图1中所示，集成电路100包括第一晶片10和第二晶片20，其各自具有相应多个接触垫1、2、3、4、5。第一晶片10和第二晶片20可采取任何合适形式。例如，在此实施例中，第一晶片10包括存储器阵列(此处为nand存储器阵列)，且第二晶片包括用于存储器阵列的外围电路(此处实施为互补金属氧化物半导体(cmos)晶片)。外围电路可包含例如晶体管、逻辑信号以及用于控制和驱动存储
器元件以实现例如编程和读取等功能的电路。应注意，这些仅为实例，且可使用其它实施方案。
19.第一晶片10和第二晶片20可单独地制造，且接着通过将晶片10、20中的每一个的多个接触垫1、2、3、4、5接合在一起而接合在一起。在对应多个接触垫1、2、3、4、5被接合在一起时，其形成多个支柱30。所得集成电路可产生一个存储器裸片或可被分割以产生个别存储器裸片的多个存储器裸片。因为晶片可包含一个或多于一个裸片，所以如本文中所使用的术语“晶片”意图广泛地指代个别存储器裸片或多个存储器裸片。
20.晶片10、20中的一个或两个中的翘曲会产生失效或功能不全的存储器裸片。例如，图2a示出第一晶片10中的凹入翘曲，其使得最外接触垫的连续性发生断裂，且图2b示出第一晶片10中的凸出翘曲，其使得最内接触垫的连续性发生断裂。虽然未示出，但除了第一晶片10之外或代替所述第一晶片，第二晶片20可具有翘曲。不利的是，可能难以或不可能检测晶片10、20中的一个或两个中的翘曲。
21.以下实施例可用于解决此问题。如图3中所示，在一个实施例中，集成电路100包括导体40，其定位在第一晶片10和第二晶片20中且定位在多个支柱30中的至少一些之间。在此实例中，导体40以蛇形形状延行穿过第一晶片10和第二晶片20，且在多个支柱30之间延行(例如，紧邻重要信号或重要信号群组)。在其它实例中，导体40具有不同的形状。
22.如图4中所示，在此实施例中，导体40包括形成于第一晶片10中的第一部分42和形成于第二晶片20中的第二部分46。此处，第一部分42和第二部分46包括相应的水平组件43、47和竖直组件44、48。在此实施例中，竖直组件44、48的末端与接触垫1、2、3、4、5的高度相同。因此，竖直组件44、48的末端在接触垫1、2、3、4、5接合在一起的同时接合在一起。
23.在此实施例中，水平组件43、47是金属填充的沟槽，且竖直组件44、48是金属填充的竖直互连通道结构(通孔)。图5为用于制造第一晶片10中的导体40的第一部分42中的水平组件43和竖直组件44的实施例的方法的流程图500。如图5中所示，首先形成阵列蛇形沟槽(动作510)。接着，用例如铜(cu)、钨(w)或铝(al)的金属填充沟槽(动作520)。接下来，形成阵列金属接触图案(动作530)。之后形成阵列竖直蛇形通孔(动作540)，用金属填充所述通孔(动作550)。接着，第一晶片10准备好与第二晶片20进行接合(动作560)。
24.图6为用于制造第二晶片20中的导体40的第二部分46中的水平组件47和竖直组件48的实施例的方法的流程图600。如图6中所示，首先形成cmos蛇形沟槽(动作610)。接着，用金属填充沟槽(动作620)。接下来，形成cmos金属接触图案(动作630)。之后形成cmos竖直蛇形通孔(动作640)，用金属填充所述通孔(动作650)。接着，第二晶片20准备好与第一晶片10进行接合(动作660)。
25.返回到图3，在此实施例中，集成电路100还包括连续性检查电路50，其与导体40电耦合且被配置成通过检测导体40的导电性中断来检测第一晶片10和/或第二晶片20中的翘曲。在此实施例中，连续性检查电路50在第二晶片20中；然而，连续性检查电路50可在其它实施例中位于别处。
26.如图7中所示，当导体40的第一部分42和第二部分46的所有竖直组件的末端接合在一起时，形成了具有连续性检查电路50的完整电路。也就是说，导体40中不存在中断允许电流在连续性检查电路50的正和负接点之间流动。然而，如图8中所示，当在晶片中的一个(此处为第一晶片10，但代替第一晶片10或除了所述第一晶片之外，翘曲可发生在第二晶片
20中)中发生翘曲时，接点1、2、3、4、5中的至少一个与导体40的靠近那些接点的竖直部分之间的接合断裂，从而意味着导体40的接合部中的至少一个将并不导电。此使得导体40中存在一个或多个不连续区域60，由于导体40的导电性断裂，此防止电流在连续性检查电路50的正和负接点之间流动。也就是说，如果接合垫或电线迹线受到任何损坏，此在晶片翘曲的情况下很可能会发生，则断裂的接合部将变得更具电阻性(或开路)。因此，如由连续性检查电路50检测到的此电流中断可指示翘曲。
27.导体40可以任何合适方式跨越晶片10、20布置。例如，如图9a中所示，在一个实施例中，单个导体40跨越整个晶片10、20延行(例如，以上下z形图案)，其中导体40的上半部在第一晶片10中，且导体40的下半部在第二晶片20中。因此，如果晶片10、20具有多个区，则单个导体40可跨越一些或所有区延行。在图9b中所示的另一实施例中，跨越晶片10、20使用多个导体，其中每个导体跨越第一晶片10和第二晶片20中的多个区72、74、76、78中的一个延行。在此实例中，多个区72、74、76、78为高电压区72、字线(wl)区74、位线(bl)区76和经解码地址区78。这些仅为实例，且可使用其它区。使用多个导体避免了跨越整个芯片布设一个超长导体。在又一替代方案中，一个或多个导体可定位成靠近重要/至关重要的信号，例如但不限于vcc信号、高电压编程/擦除信号和地址解码信号。
28.如上文所提及，这些实施例可用于检测裸片内或晶片内的翘曲。图10为说明阵列裸片80和/或cmos裸片85内的翘曲检测的图式。在此实例中，存在n个支柱和n个区。如果例如支柱1断开，则区1中的信号将很可能也断开。图11为说明阵列晶片90和/或cmos晶片95内的翘曲检测的图式。在此实例中，存在n个支柱和n个区。如果例如支柱8断开，则区8中的裸片将很可能也断开。
29.在操作中，这些实施例可用于在测试流程的初始阶段中进行连续性测试。以此方式，可在测试过程中的早期检测到翘曲，此可节省时间。因而，此dft结构可提供影响现场裸片可靠性的分辨率检测。在不使用此结构的情况下，可能极难以(如果并非不可能)测试晶片10、20中的所有接点。
30.存在可与这些实施例一起使用的许多替代方案。例如，蛇形结构可在裸片之间的道和巷(切割区域)中，以便不占据硅区域(假设存在读出其的测试步骤)。而且，代替连续性测试或除了连续性测试之外，这些实施例可用于连接性/电阻率测试。不良接触可通过连续性检查，但不能极好地携载高速信号。另外，如果nand装置支持边界扫描，则连续性检测电路可连接到边界扫描的扫描链。例如，节点可放置在蛇形结构的不同末端上。在一端上的节点可被设置成“监听”，且在另一端上的节点可被设置成强制为逻辑零或一。如果在另一端未“听到”零或一，则此将指示存在问题。反之亦然。
31.希望将前述详细描述理解为对本发明可采取的选定形式的说明，而非对本发明的限定。例如，将理解，本发明技术可用于任何晶片到晶片接合应用中，而不仅用于将具有cmos电路的裸片的晶片接合到具有存储器或nand裸片的晶片。只有所附权利要求书(包含所有等效物)既定限定所要求的本发明的范围。最后，应注意，本文中所描述的实施例中的任一个的任何方面可单独使用或彼此组合使用。