一种降低CMOS器件漏电的方法与流程

本发明涉及半导体技术领域，尤其是涉及一种降低cmos器件漏电的方法。

背景技术：

随着半导体技术的发展，cmos器件尺寸不断缩小，漏电流随之增加，导致cmos器件关态性能变差，静态功耗增加。因此，降低cmos器件的漏电流成为一个永恒的课题，图1为现有技术的cmos器件的结构示意图，其为短沟道cmos器件的示意图。其可能出现6种漏电流情况，i1为反偏pn结漏电流，i2为亚阈值漏电流，i3为栅氧隧穿漏电流，i4为因热载流子注入导致的栅极漏电流，i5为栅诱导漏极泄漏电流，i6为沟道击穿（punchthrough）的漏电流，为减小i6电流的大小，一般采用retrogradewellsandhaloimplant（逆行井与光环植入术）技术，减小源漏极与well之间耗尽区宽度，增加有效沟道长度。但是，现有技术的方法减小沟道击穿（punchthrough）的漏电流的效果有限。

技术实现要素：

本发明的目的在于提供一种降低cmos器件漏电的方法，可以很明显地减小沟槽击穿的漏电流。

为了达到上述目的，本发明提供了一种降低cmos器件漏电的方法，包括：

提供衬底；

在所述衬底内形成第一沟槽和第二沟槽；

向所述第一沟槽和所述第二沟槽内填充氧化物，以形成第一沟槽隔离结构和第二沟槽隔离结构；

刻蚀部分深度的所述第一沟槽隔离结构以形成第三沟槽，所述第三沟槽在剩余的所述第一沟槽隔离结构上方，同时，刻蚀部分深度的所述第二沟槽隔离结构以形成第四沟槽，所述第四沟槽在剩余的所述第二沟槽隔离结构上方；

向所述第三沟槽和所述第四沟槽内填充硅，以形成第三沟槽隔离结构和第四沟槽隔离结构；

在位于所述第三沟槽隔离结构和第四沟槽隔离结构上的所述衬底的表面形成栅极结构；

在所述衬底内形成n型阱区，所述n型阱区覆盖所述第三沟槽隔离结构和第四沟槽隔离结构，并且，所述n型阱区还位于剩余的所述第一沟槽隔离结构和剩余的第二沟槽隔离结构的上方并与其均接触，剩余的所述第一沟槽隔离结构和剩余的第二沟槽隔离结构能阻挡沟道击穿产生的电流。

可选的，在所述的降低cmos器件漏电的方法中，向所述第一沟槽和所述第二沟槽填充的氧化物包括二氧化硅。

可选的，在所述的降低cmos器件漏电的方法中，在所述衬底内形成第一沟槽和第二沟槽之前，还包括：在所述衬底内形成浅沟槽隔离结构，所述第一沟槽和第二沟槽位于所述浅沟槽隔离结构的同一侧。

可选的，在所述的降低cmos器件漏电的方法中，所述第一沟槽和所述第二沟槽的深度均小于所述浅沟槽隔离结构的深度。

可选的，在所述的降低cmos器件漏电的方法中，在所述衬底内形成第一沟槽和第二沟槽之前，在所述衬底内形成浅沟槽隔离结构之后，还包括：在所述衬底表面形成牺牲氧化层，所述牺牲氧化层覆盖所述衬底的表面。

可选的，在所述的降低cmos器件漏电的方法中，刻蚀所述牺牲氧化层形成第一沟槽和第二沟槽。

可选的，在所述的降低cmos器件漏电的方法中，所述第三沟槽隔离结构和第四沟槽隔离结构的表面和所述牺牲氧化层表面齐平。

可选的，在所述的降低cmos器件漏电的方法中，在所述衬底上形成栅极结构的方法包括：

在所述衬底表面形成栅氧化物层；

在所述栅氧化物层上形成栅极，以及覆盖所述栅极两侧的侧墙。

可选的，在所述的降低cmos器件漏电的方法中，在所述衬底上形成栅极结构之前，还包括：在所述衬底内形成p型阱区，所述栅极结构位于所述p型阱区上方的衬底的表面上。

可选的，在所述的降低cmos器件漏电的方法中，所述n型阱区位于所述p型阱区内。

在本发明提供的一种降低cmos器件漏电的方法中，包括：提供衬底；在所述衬底内形成第一沟槽和第二沟槽；向所述第一沟槽和所述第二沟槽内填充氧化物，以形成第一沟槽隔离结构和第二沟槽隔离结构；刻蚀部分深度的所述第一沟槽隔离结构以形成第三沟槽，所述第三沟槽在剩余的所述第一沟槽隔离结构上方，同时，刻蚀部分深度的所述第二沟槽隔离结构以形成第四沟槽，所述第四沟槽在剩余的所述第二沟槽隔离结构上方；向所述第三沟槽和所述第四沟槽内填充硅，以形成第三沟槽隔离结构和第四沟槽隔离结构；在位于所述第三沟槽隔离结构和第四沟槽隔离结构上的所述衬底的表面形成栅极结构；在所述衬底内形成n型阱区，所述n型阱区覆盖所述第三沟槽隔离结构和第四沟槽隔离结构，并且，所述n型阱区位于剩余的所述第一沟槽隔离结构和剩余的第二沟槽隔离结构的上方并与其均接触，剩余的所述第一沟槽隔离结构和剩余的第二沟槽隔离结构能阻挡沟道击穿产生的电流。相比于现有技术，如果cmos器件的n型阱区之间产生沟道击穿电流，剩余的所述第一沟槽隔离结构和剩余的第二沟槽隔离结构能阻挡沟道击穿产生的电流，并且，剩余的所述第一沟槽隔离结构和剩余的第二沟槽隔离结构内的氧化物相对于pn结，阻挡沟道击穿电流的效果更好，即阻挡漏电流的效果更好。

附图说明

图1是现有技术的cmos器件的结构示意图；

图2是本发明实施例的的降低cmos器件漏电的方法的流程图；

图3至图7是本发明实施例的的降低cmos器件漏电的方法的示意图；

图中：110-衬底、120-浅沟槽隔离结构、130-自对准氧化物层、141第一沟槽隔离结构、142-第二沟槽隔离结构、151-第三沟槽、152-第四沟槽、161-第三沟槽隔离结构、162-第四沟槽隔离结构、170-p型阱区、181-栅氧化层、182-浮栅、183-侧墙、190-n型阱区、200-钴硅化物。

具体实施方式

下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。

请参照图2，本发明提供了一种降低cmos器件漏电的方法，包括：

s11：提供衬底；

s12：在所述衬底内形成第一沟槽和第二沟槽；

s13：向所述第一沟槽和所述第二沟槽内填充氧化物，以形成第一沟槽隔离结构和第二沟槽隔离结构；

s14：刻蚀部分深度的所述第一沟槽隔离结构以形成第三沟槽，所述第三沟槽在剩余的所述第一沟槽隔离结构上方，同时，刻蚀部分深度的所述第二沟槽隔离结构以形成第四沟槽，所述第四沟槽在剩余的所述第二沟槽隔离结构上方；

s15：向所述第三沟槽和所述第四沟槽内填充硅，以形成第三沟槽隔离结构和第四沟槽隔离结构；

s16：在位于所述第三沟槽隔离结构和第四沟槽隔离结构上的所述衬底的表面形成栅极结构；

s17：在所述衬底内形成n型阱区，所述n型阱区覆盖所述第三沟槽隔离结构和第四沟槽隔离结构，并且，所述n型阱区还位于剩余的所述第一沟槽隔离结构和剩余的第二沟槽隔离结构的上方并与其均接触，剩余的所述第一沟槽隔离结构和剩余的第二沟槽隔离结构能阻挡沟道击穿产生的电流，即能阻挡cmos器件的漏电流。

请参照图3，提供一衬底110，衬底110可以是一晶圆，在衬底内110形成表面高于衬底110表面的浅沟槽隔离结构120。

请参照图4至图6，在所述衬底110的表面形成牺牲氧化层130，牺牲氧化层130的材料可以是二氧化硅，牺牲氧化层130的厚度为100埃。在浅沟槽隔离结构120的同侧刻蚀衬底110和牺牲氧化层130形成第一沟槽和第二沟槽，第一沟槽和第二沟槽有一定的间距。向第一沟槽和第二沟槽内填充氧化物形成第一沟槽隔离结构141和第二沟槽隔离结构142，填充的氧化物可以是二氧化硅。接着，刻蚀部分深度的第一沟槽隔离结构141和部分深度的第二沟槽隔离结构142，分别形成第三沟槽151和第四沟槽152，第三沟槽151在剩余的所述第一沟槽隔离结构141上方，第四沟槽152在剩余的所述第二沟槽隔离结构142上方。向第三沟槽151和第四沟槽152内回填硅以填充第三沟槽151和第四沟槽152形成第三沟槽隔离结构161和第四沟槽隔离结构162，第三沟槽隔离结构161和第四沟槽隔离结构162的表面与牺牲氧化层130的表面齐平。

请参照图7，向所述衬底110内注入离子，形成p型阱区170，p型阱区170连接浅沟槽隔离结构120的底部。

去除牺牲氧化层130，在p型阱区170上方的衬底110表面形成栅极结构180，具体的，可以是，在衬底110表面形成栅氧化层181，栅氧化层181可以是二氧化硅。在栅氧化层181上方形成浮栅182，在浮栅182两侧形成侧墙183。形成栅极结构180方法为现有技术，在此不做赘述。

接着，在p型阱区170内注入离子形成n型阱区190，所述n型阱区190覆盖第三沟槽隔离结构161和第四沟槽隔离结构162，并且，n型阱区190位于剩余的第一沟槽隔离结构141和剩余的第二沟槽隔离结构142的上方，并且n型阱区190与剩余的第一沟槽隔离结构141和剩余的第二沟槽隔离结构142内的氧化物接触。最后，在栅极结构180两侧的n型阱区190内形成钴硅化物200。在本发明实施例中，如果n型阱区190之间产生沟道击穿的电流，剩余的第一沟槽隔离结构141和剩余的第二沟槽隔离结构142会阻挡沟道击穿的电流，并且剩余的第一沟槽隔离结构141和剩余的第二沟槽隔离结构142是有氧化物组成，比如二氧化硅，二氧化硅比pn结的隔离效果更好，所以阻挡沟道击穿的电流的效果也更加好。

综上，在本发明实施例提供的降低cmos器件漏电的方法中，包括：提供衬底；在所述衬底内形成第一沟槽和第二沟槽；向所述第一沟槽和所述第二沟槽内填充氧化物，以形成第一沟槽隔离结构和第二沟槽隔离结构；刻蚀部分深度的所述第一沟槽隔离结构以形成第三沟槽，所述第三沟槽在剩余的所述第一沟槽隔离结构上方，同时，刻蚀部分深度的所述第二沟槽隔离结构以形成第四沟槽，所述第四沟槽在剩余的所述第二沟槽隔离结构上方；向所述第三沟槽和所述第四沟槽内填充硅，以形成第三沟槽隔离结构和第四沟槽隔离结构；在位于所述第三沟槽隔离结构和第四沟槽隔离结构上的所述衬底的表面形成栅极结构；在所述衬底内形成n型阱区，所述n型阱区覆盖所述第三沟槽隔离结构和第四沟槽隔离结构，并且，所述n型阱区位于剩余的所述第一沟槽隔离结构和剩余的第二沟槽隔离结构的上方并与其均接触，剩余的所述第一沟槽隔离结构和剩余的第二沟槽隔离结构能阻挡沟道击穿产生的电流。相比于现有技术，如果cmos器件的n型阱区之间产生沟道击穿电流，剩余的所述第一沟槽隔离结构和剩余的第二沟槽隔离结构能阻挡沟道击穿产生的电流，并且，剩余的所述第一沟槽隔离结构和剩余的第二沟槽隔离结构内的氧化物相对于pn结，阻挡沟道击穿电流的效果更好，即阻挡漏电流的效果更好。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。