具有多厚度缓冲介电层的扩展漏极金属氧化物半导体设备的制作方法

1.本发明通常涉及半导体设备和集成电路制造，更具体地，涉及扩展漏极金属氧化物半导体设备的结构和形成扩展漏极金属氧化物半导体设备的结构的方法。


背景技术：

2.例如，在微波/rf功率放大器中使用的高压集成电路通常需要能够承受更高电压的专用电路技术。扩展漏极金属氧化物半导体(edmos)设备，也称为横向扩散金属氧化物半导体(ldmos)设备，通过结合额外的晶体管特性(例如扩展漏极)来处理此种更高的电压，所述晶体管特性促进更高的电压处理能力。然而，高漏极电压使得扩展漏极金属氧化物半导体设备极易受到热载流子注入引起的损伤。热载流子注入引起的损伤会降低线性漏极电流(linear drain current)。因此，在汽车应用以及其它应用中使用扩展漏极金属氧化物半导体设备的能力可能受到限制。
3.需要用于扩展漏极金属氧化物半导体设备的改进结构和形成扩展漏极金属氧化物半导体设备的方法。


技术实现要素：

4.在一实施例中，提供一种用于扩展漏极金属氧化物半导体设备的结构。所述结构包括基板中的第一源极/漏极区域和第二源极/漏极区域，以及基板上方的栅极电极。所述栅极电极具有侧壁，并且所述栅极电极横向位于所述第一源极/漏极区域和所述第二源极/漏极区域之间。形成缓冲介电层，其包含具有位于所述基板和所述栅极电极之间的第一部分的介电层。所述介电层还具有位于横向位于所述栅极电极的所述侧壁和所述第一源极/漏极区域之间的所述基板上的第二部分。所述介电层的所述第一部分具有第一厚度，并且所述介电层的所述第二部分具有小于所述第一厚度的第二厚度。
5.在一实施例中，提供一种形成扩展漏极金属氧化物半导体设备的结构的方法。所述方法包含形成缓冲介电层的介电层于基板上，形成覆盖所述介电层的第一部分的栅极电极于所述基板上方，薄化与所述栅极电极的侧壁相邻的所述介电层的第二部分，以及形成第一源极/漏极区域和第二源极/漏极区域于所述基板中。所述栅极电极横向位于所述第一源极/漏极区域和所述第二源极/漏极区域之间，并且所述第一介电层的所述第二部分位于横向位于所述栅极电极和所述第一源极/漏极区域之间的所述基板上。所述介电层的所述第一部分具有第一厚度，并且所述介电层的所述第二部分具有小于所述第一厚度的第二厚度。
附图说明
6.包含在本说明书中并构成本说明书一部分的附图用于说明本发明的各种实施例，并连同上述发明的一般说明和下面给出的实施例的详细描述一起，用于解释本发明的实施例。在附图中，相似的附图标记用于表示不同附图中的类似特征。
7.图1为根据本发明的各种实施例所示的处于初始制造阶段的结构的横截面图。
8.图2至图6为图1之后连续制造阶段的结构的横截面图。
9.图7是对数图，显示了包括阶梯状缓冲介电层和缺少缓冲介电层的示例性扩展漏极金属氧化物半导体设备的线性漏极电流随时间退化的改善。
具体实施方式
10.参考图1，根据本发明实施例，用于扩展漏极金属氧化物半导体设备的结构10包括基板12和设置在基板12中以包围有源区域的沟槽隔离区域14、16。基板12可由单晶半导体材料(例如单晶硅)组成，并且可轻掺杂以具有p型导电性。沟槽隔离区域14、16可以通过使用光刻和蚀刻工艺在基板12中限定浅沟槽、沉积介电材料以填充浅沟槽、以及平坦化和/或凹陷介电材料来形成。包含沟槽隔离区域14、16的介电材料可以是二氧化硅和/或通过化学气相沉积沉积的另一电性绝缘体。
11.在基板12的有源区域中形成阱18、20。阱18、20与基板12的顶面11的不同部分相交，并且基板12的一部分位于阱18和阱20之间。阱18由掺杂为具有与阱20的半导体材料的导电类型相反极性的导电类型的半导体材料组成。阱18可以通过例如通过在给定植入条件下的离子植入，将掺杂剂引入基板12中来形成。阱20可以通过例如离子植入将具有相反导电类型的不同掺杂剂引入到基板12中来形成。可形成图案化植入掩模，以定义顶面11上针对每个单独植入而暴露的选定区。植入掩模覆盖顶面11上的不同区，以便至少部分地确定阱18、20的位置和水平尺寸。每个植入掩模可包括材料层，例如有机光刻胶，所述材料层被铺设和图案化以使得顶面11上的各区被覆盖和掩模。各植入掩模具有足以阻止掩模区以防止接收一定剂量的植入离子的厚度和阻止能力。
12.可以选择植入条件(例如离子种类、剂量、动能)来调整阱18的电性特性和物理特性。可选择不同一组的植入条件(例如，离子种类、剂量、动能)来调整阱20的电性特性和物理特性。在基板12具有p型导电性的实施例中，阱18可含有掺杂有n型掺杂剂(例如，磷和/或砷)以提供n型导电性的半导体材料，阱20可含有掺杂有p型掺杂剂(例如，硼)以提供p型导电性的半导体材料。
13.介电层22可沉积在基板12和浅沟槽隔离区域14,16的顶面11上方，然后通过光刻和蚀刻工艺图案化。在一个实施例中，介电层22可由二氧化硅组成。在一个实施例中，介电层22可由热氧化形成的高温二氧化硅组成。
14.蚀刻掩模24可通过光刻工艺形成在位于阱20的一部分上方的位置的介电层22上。蚀刻掩模24可包括通过旋涂工艺铺设的有机光刻胶，所述有机光刻胶经预焙烘、暴露于通过光掩模投射的光中、在暴露后焙烘并用化学显影剂显影以于介电层22上的预定位置处定义形状。
15.参考图2，其中类似的附图标记表示图1中的类似特征，在处理方法的后续制造阶段，通过存在蚀刻掩模24的蚀刻工艺蚀刻介电层22。蚀刻工艺可以是反应离子蚀刻工艺，并且在反应离子蚀刻工艺期间保护蚀刻掩模24的形状下方的介电层22的残余部分。蚀刻掩模24在蚀刻工艺结束后被剥离。介电层22的剩余部分位于阱20的一部分上方。
16.介电层22具有相对的侧壁或侧面26、28，从一侧面26延伸至相对的侧面28的顶面30，以及相对于顶面30的底面。介电层22的底面与基板12的顶面11接触，在一实施例中，介
电层22的底面可以与基板12的顶面11直接接触。介电层22具有厚度t1。
17.参考图3，其中类似的附图标记表示图2中的类似特征，在处理方法的后续制造阶段，在基板12的有源区域上方形成栅极介电层32和栅极电极34。栅极介电层32由诸如二氧化硅之类的介电材料构成，并且栅极电极34由诸如掺杂多晶硅之类的导体构成。栅极电极34和栅极介电层32可以通过沉积层堆栈并使用光刻和蚀刻工艺对层堆栈进行图案化来形成。
18.栅极电极34可部分位于基板12的顶面11上方，并且部分位于介电层22上方。具体地，介电层22的部分38被栅极电极34的一部分覆盖，而介电层22的部分40未被栅极电极34覆盖。介电层22的未覆盖部分40位于相邻于栅极电极34的侧壁31，栅极电极34还具有与侧壁31相对的侧壁33。
19.参考图4，其中相同的附图标记表示图3中的相同特征，在处理方法的后续制造阶段，未被栅极电极34覆盖的介电层22的部分40通过一个或多个蚀刻和/或清洁工艺减薄以具有厚度t2，厚度t2小于厚度t1。由栅极电极34覆盖的介电层22的部分38没有变薄并且保持其原始厚度t1。减薄部分40位于相邻于栅极电极34的侧壁31(图3)。
20.然后形成围绕栅极电极34的外围延伸的双层间隔件36。双层间隔件36可通过共形沉积介电层的层堆栈并使用定向或各向异性蚀刻工艺(例如反应离子蚀刻)蚀刻层堆栈中的介电层来形成。双层间隔件36可包括由介电材料(例如二氧化硅)组成的l形介电层35和由不同介电材料(例如氮化硅)组成的介电层37。双层间隔件36的一部分位于介电层22的减薄部分40上相邻于栅极电极34的侧壁31，且位于栅极电极34的侧壁31和介电层22的侧面28(图2)之间。介电层35的水平区段位于介电层22的减薄部分44上方并且在减薄部分44上。在一个实施例中，介电层35的水平区段可以含有与介电层22相同的介电材料(例如，二氧化硅)，并且当添加到厚度t2时，具有与厚度t2相加但小于厚度t1的厚度。介电层35的水平区段可直接定位在介电层22的减薄部分44上。
21.参考图5，其中相同的附图标记表示图4中的相同特征，在处理方法的后续制造阶段，通过一个或多个蚀刻和/或清洁工艺使介电层22的未被栅极电极34或双层间隔件36覆盖的部分42、44变薄以具有厚度t3，厚度t3小于厚度t1和厚度t2。由栅极电极34覆盖的介电层22的部分38没有变薄并且保持其原始厚度t1。由双层间隔件36覆盖的介电层22的部分40没有进一步减薄并且保持其原始厚度t2。介电层22的部分40横向定位在介电层22的部分38和介电层22的部分42之间。介电层的部分44横向位于介电层22的部分42和介电层22的侧面28之间。
22.然后形成围绕栅极电极34和双层间隔件36的外围延伸的双层间隔件46。双层间隔件36横向定位在双层间隔件46和栅极电极34的侧壁31之间。双层间隔件46可以通过共形沉积一层介电层堆栈，并用定向或各向异性蚀刻工艺(例如反应离子刻蚀)蚀刻层堆栈中的介电层来形成。双层间隔件46的一部分位于相邻于介电层22的减薄部分42上的栅极电极34的侧壁31，并位于双层间隔件36和介电层22的侧表面28(图2)之间。介电层22的减薄部分44未被双层间隔件46覆盖。
23.双层间隔件46可包括由介电材料(例如二氧化硅)组成的l形介电层43，以及由不同介电材料(例如氮化硅)组成的介电层45。双层间隔件46的介电层43和双层间隔件36的介电层35的厚度大致相等，双层间隔件46的介电层45可以比双层间隔件36的介电层37更厚。
介电层43的水平区段位于介电层22的减薄部分42上方并且在减薄部分42上。介电层43的水平区段可直接定位在介电层22的减薄部分42上。在一实施例中，介电层43的水平区段可含有与介电层22相同的介电材料(例如，二氧化硅)，并且当添加到厚度t3时，具有与厚度t3相加但小于厚度t2的厚度。
24.介电层22的部分38、40、42、44的不同厚度定义了结构10的多级(multiple-step)缓冲介电层。缓冲介电层的内部部分可以包括介电层22的部分38，部分38具有厚度t1，其是最初沉积的介电层22的厚度。缓冲介电层的内部部分位于栅极电极34和栅极介电层32下方的基板12的顶面11上。栅极介电层32仅位于缓冲介电层的内部部分上方。
25.缓冲介电层的中心部分可以包括具有厚度t2的介电层22的部分40。缓冲介电层的中心部分位于双层间隔件36下方。在一实施例中，缓冲介电层的中心部分除了介电层22的中心部分40之外，还可以包括双层间隔件36的介电层35的区段，并且具有大于厚度t2但小于厚度t1的厚度。
26.缓冲介电层的外部部分可包括具有厚度t3的介电层22的部分42、44。缓冲介电层的外部部分位于双层间隔件36和介电层22的侧面28之间。双层间隔件46位于缓冲介电层的外部部分上，具体地，位于与双层间隔件36相邻的介电层22的部分42上。在一实施例中，除了介电层22的部分42之外，缓冲介电层的外部部分还可以包括双层间隔件46的介电层43的区段，并且可以具有大于厚度t3但小于厚度t2的厚度。在本实施例中，具有厚度t3的介电层22的部分44可定义缓冲介电层中的附加步骤。
27.参考图6，其中类似的附图标记表示图5中的类似特征，在处理方法的后续制造阶段，掺杂区域50、52和掺杂区域54形成在基板12中。掺杂区域50、52可以具有与掺杂区域54的导电类型相反极性的导电类型。在阱18具有p型导电性且阱20具有n型导电性的实施例中，掺杂区域50、52的半导体材料可掺杂n型掺杂剂(例如，磷和/或砷)以提供n型导电性，而掺杂区域54的半导体材料可掺杂有p型掺杂剂(例如，硼)以提供p型导电性。掺杂区域50、52可通过使用形成在顶面11上的植入掩模植入离子(例如，n型掺杂剂的离子)并定义掺杂区域50、52在基板12中的预期位置来形成。掺杂区域54可以通过用形成在顶面11上的不同植入掩模植入离子(例如，p型掺杂剂的离子)并定义掺杂区域54在基板12中的预期位置来形成。
28.耦合到阱18的掺杂区域50被掺杂以具有与阱18的导电类型相反极性的导电类型。耦合到阱20的掺杂区域52被掺杂为具有与阱20相同的导电类型，但掺杂剂浓度高于阱20。掺杂区域54(其也耦合到阱18)被掺杂以具有与阱18相同的导电类型，但掺杂剂浓度高于阱18。
29.掺杂区域50和掺杂区域52为扩展漏极金属氧化物半导体设备提供结构10的源极/漏极区域。如本文所使用的，术语“源极/漏极区域”是指半导体材料的掺杂区域，其可以用作场效应晶体管的源极或漏极。在一实施例中，掺杂区域50可以提供结构10的源极，掺杂区域52可以提供结构10的漏极。
30.中段(mol)处理和后段(beol)处理随后进行，其包括形成与结构10耦合的互连结构。具体地，形成与栅极电极34耦合的接触件，形成与掺杂区域50和54耦合的接触件，以及形成与掺杂区域52耦合的接触件。
31.阶梯式缓冲介电层可促进操作期间漏极电压的降低。通过降低漏极电压来降低结
构10对电离和热载流子注入引起的损伤的敏感性。结果，由于缓冲介电层的存在，结构10可表现出线性漏极电流(idlin)的随时间降低的退化，此可提高设备可靠性。缓冲介电层中的台阶的厚度和双层间隔件36、46的尺寸可用于优化设备性能。
32.本发明实施例的原理可以通过以下示例来说明。
33.参考图7，制造了包括阶梯状缓冲介电层(下曲线)和缺少缓冲介电层(上曲线)的扩展漏极金属氧化物半导体设备形式的设备结构，其中，其他设备特征基本上相同。在应力条件下，对每个设备结构的漏极电流进行了5天的周期性测量，漏极偏压为0.1伏，栅极偏压为正电源电压(vdd)，源极和主体接地。如单箭头所示，由于阶梯状缓冲介电层的存在，包括缓冲介电层的设备结构表现出降低的idlin退化。这一改进表明设备可靠性有所提高。
34.上述方法用于制造集成电路芯片。由此产生的集成电路芯片可由制造商以原始晶圆形式(例如，作为具有多个未封装芯片的单个晶圆)、作为裸芯片或以封装形式分发。在后一种情况下，芯片安装在单个芯片封装中(例如，塑料载体，具有固定在主板或其他更高级别载体上的引线)或多芯片封装中(例如，具有表面互连或埋置互连中的一个或两个的陶瓷载体)。在任何情况下，芯片可以与其他芯片、分立电路元件和/或其他信号处理设备集成，作为中间产品或最终产品的一部分。
35.本文中对诸如“垂直”、“水平”等术语的引用是作为示例而不是作为限制来建立参考框架的。本文中使用的术语“水平”被定义为与半导体基板的常规平面平行的平面，而不管其实际三维空间取向如何。术语“垂直”和“法线”指的是与水平面垂直的方向，正如前述所定义。术语“横向”是指水平面内的方向。
36.本文中引用的由近似语言修改的术语，例如“关于”、“大约”和“实质上”，不限于指定的精确值。近似语言可对应于用于测量值的仪器的精度，除非另有取决于仪器的精度，否则可指示规定值的+/-10％。
37.与另一个特征“连接”或“耦合”的特征可以直接连接或耦合到另一个特征或与另一个特征直接连接或耦合，或者可以存在一个或多个中间特征。如果不存在中间特征，则特征可以“直接连接”或“直接耦合”到另一特征。如果存在至少一个中间特征，则特征可以与另一特征“间接连接”或“间接耦合”。特征“上”或“接触”另一特征可以直接在另一特征上或与另一特征直接接触，或者相反，可以存在一个或多个中间特征。如果不存在中间特征，则特征可以“直接位于另一特征之上”或与另一特征“直接接触”。如果存在至少一个中间特征，则特征可“间接位于另一特征之上”或与另一特征“间接接触”。
38.本发明的各种实施例的描述是为了说明的目的而给出的，但并不打算穷尽或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文中使用的术语是为了最好地解释实施例的原理、相对于市场中发现的技术的实际应用或技术改进，或者使本领域的普通技术人员能够理解本文中公开的实施例。