半导体器件的制作方法

1.发明构思的实施方式涉及半导体器件和/或制造该半导体器件的方法，更具体地，涉及包括具有各种宽度或节距的有源图案的半导体器件以及制造该半导体器件的方法。


背景技术：

2.半导体器件可以包括集成电路，该集成电路包括金属氧化物半导体场效应晶体管(mosfet)。mosfet可以包括通过图案化基板而形成的有源图案以及与有源图案交叉的栅极结构。根据mosfet的工作特性，有源图案可以具有不同的宽度或节距。此外，已经研究用于形成半导体器件的各种方法，该半导体器件在克服由于高集成引起的限制的同时具有优异的性能。


技术实现要素：

3.发明构思的实施方式可以提供能够容易地形成具有各种宽度或节距的有源图案的半导体器件和/或制造该半导体器件的方法。
4.发明构思的实施方式还可以提供能够降低制造成本的半导体器件和/或制造该半导体器件的方法。
5.在一实施方式中，一种半导体器件可以包括：基板，包括第一区域、第二区域以及在第一区域和第二区域之间的边界区域；在基板的第一区域上的第一有源图案；在基板的第二区域上的第二有源图案；以及隔离绝缘图案，在基板的边界区域上且在第一有源图案和第二有源图案之间。第一有源图案中的至少一个的宽度可以不同于第一有源图案中的另一个的宽度，并且第二有源图案的宽度可以彼此相等。隔离绝缘图案可以在第一有源图案中的对应的第一有源图案和第二有源图案中的对应的第二有源图案之间。隔离绝缘图案的底表面可以包括与该对应的第一有源图案相邻的第一底表面、与该对应的第二有源图案相邻的第二底表面以及在第一底表面和第二底表面之间的第三底表面。第三底表面可以相对于基板的底表面位于与第一底表面的高度和第二底表面的高度不同的高度。
6.在一实施方式中，一种半导体器件可以包括：基板，包括第一区域、第二区域以及在第一区域和第二区域之间的边界区域；第一有源图案，在基板的第一区域上并在平行于基板的底表面的第一方向上彼此间隔开；第二有源图案，在基板的第二区域上并在第一方向上彼此间隔开；以及隔离绝缘图案，在基板的边界区域上且在第一有源图案和第二有源图案之间。第一有源图案和第二有源图案中的每个可以在第一方向上具有宽度。第一有源图案中的至少一些可以具有不同的宽度。第二有源图案可以具有相等的宽度。隔离绝缘图案可以在第一有源图案中的对应的第一有源图案和第二有源图案中的对应的第二有源图案之间。隔离绝缘图案的底表面可以包括与该对应的第一有源图案相邻的第一底表面、与该对应的第二有源图案相邻的第二底表面以及从第一底表面和第二底表面凹陷到基板中的凹陷表面。
7.在一实施方式中，一种半导体器件可以包括：基板，包括第一区域、第二区域以及
在第一区域和第二区域之间的边界区域；第一有源图案，在基板的第一区域上并在平行于基板的底表面的第一方向上彼此间隔开；第二有源图案，在基板的第二区域上并在第一方向上彼此间隔开；以及在基板的边界区域上的隔离绝缘图案，该隔离绝缘图案在第一有源图案和第二有源图案之间。第一有源图案和第二有源图案中的每个可以在第一方向上具有宽度。第一有源图案中的至少一些可以具有不同的宽度。第二有源图案可以具有相等的宽度。隔离绝缘图案可以在第一有源图案中的对应的第一有源图案和第二有源图案中的对应的第二有源图案之间。隔离绝缘图案的底表面可以包括与该对应的第一有源图案相邻的第一底表面、与该对应的第二有源图案相邻的第二底表面、以及从第一底表面和第二底表面朝向隔离绝缘图案的内部突出的突起表面。
附图说明
8.考虑到附图和伴随的详细描述，发明构思将变得更加明显。
9.图1至图11是示出根据发明构思的一些实施方式的制造半导体器件的方法的截面图。
10.图12是示出根据发明构思的一些实施方式的半导体器件的平面图。
11.图13是沿着图12的线i-i'截取的截面图。
12.图14是沿着图12的线ii-ii'和iii-iii'截取的截面图。
13.图15和图16是示出根据发明构思的一些实施方式的半导体器件的视图，图15是对应于图12的线i-i'的截面图，图16是对应于图12的线ii-ii'和iii-iii'的截面图。
14.图17至图21是示出根据发明构思的一些实施方式的制造半导体器件的方法的截面图。
15.图22是对应于图12的线i-i'的截面图，以示出根据发明构思的一些实施方式的半导体器件。
具体实施方式
16.在下文，将参照附图详细描述发明构思的实施方式。
17.图1至图11是示出根据发明构思的一些实施方式的制造半导体器件的方法的截面图。
18.参照图1，可以提供基板100。基板100可以是半导体基板，例如硅基板、锗基板或硅锗基板。基板100可以包括第一区域r1、第二区域r2和提供在它们之间的边界区域br。第一区域r1可以是基板100的其中将形成具有不同宽度或节距的第一有源图案的区域。第二区域r2可以是基板100的其中将形成具有相对窄的宽度或节距的第二有源图案的另一区域。边界区域br可以是基板100的设置在第一区域r1和第二区域r2之间的另一区域。
19.牺牲层102和半导体层104可以交替地且重复地堆叠在基板100上。牺牲层102和半导体层104可以堆叠在基板100的第一区域r1上，并可以延伸到边界区域br和第二区域r2上。在图1中，牺牲层102和半导体层104被重复堆叠三次。然而，发明构思的实施方式不限于此。牺牲层102中的最下面的一个可以设置在基板100与半导体层104中的最下面的一个之间。牺牲层102可以包括相对于半导体层104具有蚀刻选择性的材料。牺牲层102可以包括硅(si)、硅锗(sige)和锗(ge)中的至少一种。半导体层104可以包括硅(si)、硅锗(sige)和锗
(ge)中的至少一种，其不同于牺牲层102。例如，牺牲层102可以包括硅锗(sige)，半导体层104可以包括硅(si)。牺牲层102和半导体层104可以通过使用基板100作为籽晶执行外延生长工艺来形成。牺牲层102的厚度可以等于或不同于半导体层104的厚度。
20.下掩模层110可以形成在半导体层104中的最上面的一个上。下掩模层110可以包括例如硅氮化物。下掩模层110可以形成为覆盖基板100的第一区域r1、边界区域br和第二区域r2。
21.辅助下掩模层112、中间掩模层114和辅助上掩模层116可以依次堆叠在下掩模层110上。辅助下掩模层112、中间掩模层114和辅助上掩模层116中的每个可以形成为覆盖基板100的第一区域r1、边界区域br和第二区域r2。辅助下掩模层112可以包括氧化物(例如硅氧化物)。中间掩模层114可以包括相对于辅助下掩模层112具有蚀刻选择性的材料。例如，中间掩模层114可以包括多晶体硅(例如多晶硅)。辅助上掩模层116可以包括相对于中间掩模层114具有蚀刻选择性的材料并可以包括例如无定形碳层(acl)。
22.上掩模层118和下层120可以依次堆叠在辅助上掩模层116上。上掩模层118和下层120中的每个可以形成为覆盖基板100的第一区域r1、边界区域br和第二区域r2。上掩模层118可以包括例如硅氮氧化物。下层120可以包括能够增大将形成在其上的光致抗蚀剂图案的粘附力的材料。
23.光致抗蚀剂图案130a和130b可以形成在下层120上。光致抗蚀剂图案130a和130b可以包括形成在基板100的第一区域r1上的第一光致抗蚀剂图案130a以及形成在基板100的第二区域r2上的第二光致抗蚀剂图案130b。第一光致抗蚀剂图案130a和第二光致抗蚀剂图案130b可以通过使用单个光掩模的单个曝光工艺同时形成。例如，第一光致抗蚀剂图案130a和第二光致抗蚀剂图案130b可以通过使用单个光掩模的极紫外(euv)曝光工艺同时形成。在本说明书中，极紫外(euv)光可以表示具有4nm至124nm的波长(例如4nm至20nm的波长，例如13.5nm的波长)的紫外光。极紫外(euv)光可以表示具有6.21ev至124ev的能量(例如90ev至95ev的能量)的光。
24.例如，第一光致抗蚀剂图案130a和第二光致抗蚀剂图案130b可以包括含有有机聚合物(诸如聚羟基苯乙烯)的有机光致抗蚀剂。有机光致抗蚀剂还可以包括能够对极紫外(euv)光起反应的光敏化合物。有机光致抗蚀剂可以另外包括对euv光具有高吸收率的材料，例如有机金属材料、含碘材料或含氟材料。对于另一些示例，第一光致抗蚀剂图案130a和第二光致抗蚀剂图案130b可以包括包含无机材料(诸如锡氧化物)的无机光致抗蚀剂。
25.例如，第一光致抗蚀剂图案130a可以在平行于基板100的顶表面100u的第一方向d1上彼此间隔开，并可以在平行于基板100的顶表面100u并与第一方向d1交叉的第二方向d2上延伸得长。第一光致抗蚀剂图案130a可以形成为具有各种宽度或节距。例如，第一光致抗蚀剂图案130a可以在第一方向d1上具有宽度w1a和w1b，第一光致抗蚀剂图案130a中的至少一个的宽度w1a可以不同于第一光致抗蚀剂图案130a中的另一个的宽度w1b。例如，第一光致抗蚀剂图案130a可以形成为具有在从约15nm至约45nm的范围内的各种宽度w1a和w1b。
26.例如，第二光致抗蚀剂图案130b可以在第一方向d1上彼此间隔开，并可以在第二方向d2上延伸得长。第二光致抗蚀剂图案130b可以形成为具有恒定的宽度或节距。例如，第二光致抗蚀剂图案130b可以在第一方向d1上具有宽度w2，第二光致抗蚀剂图案130b的宽度w2可以彼此相等。第二光致抗蚀剂图案130b的最小节距可以是例如约45nm或更小。
27.参照图2，可以使用光致抗蚀剂图案130a和130b作为蚀刻掩模蚀刻下层120、上掩模层118和辅助上掩模层116。通过蚀刻上掩模层118和辅助上掩模层116，可以在中间掩模层114上形成上掩模图案118pa和118pb以及辅助上掩模图案116pa和116pb。上掩模图案118pa和118pb可以在第一方向d1上彼此间隔开并可以在第二方向d2上延伸得长。辅助上掩模图案116pa和116pb可以在第一方向d1上彼此间隔开并可以在第二方向d2上延伸得长。
28.上掩模图案118pa和118pb可以包括在基板100的第一区域r1上的第一上掩模图案118pa和在基板100的第二区域r2上的第二上掩模图案118pb。辅助上掩模图案116pa和116pb可以包括在基板100的第一区域r1上的第一辅助上掩模图案116pa和在基板100的第二区域r2上的第二辅助上掩模图案116pb。可以使用第一光致抗蚀剂图案130a作为蚀刻掩模来形成第一上掩模图案118pa和第一辅助上掩模图案116pa，并且可以使用第二光致抗蚀剂图案130b作为蚀刻掩模来形成第二上掩模图案118pb和第二辅助上掩模图案116pb。
29.在形成上掩模图案118pa和118pb以及辅助上掩模图案116pa和116pb之后，可以通过例如灰化工艺和/或剥离工艺去除光致抗蚀剂图案130a和130b以及下层120。
30.参照图3，间隔物层140可以形成在中间掩模层114上并可以共形地覆盖上掩模图案118pa和118pb以及辅助上掩模图案116pa和116pb。间隔物层140可以包括氧化物(例如硅氧化物)。
31.参照图4，间隔物图案140a和140b可以形成在上掩模图案118pa和118pb的侧壁以及辅助上掩模图案116pa和116pb的侧壁上。间隔物图案140a和140b可以通过各向异性蚀刻间隔物层140来形成。
32.间隔物图案140a和140b可以包括在第一上掩模图案118pa的侧壁和第一辅助上掩模图案116pa的侧壁上的第一间隔物图案140a以及在第二上掩模图案118pb的侧壁和第二辅助上掩模图案116pb的侧壁上的第二间隔物图案140b。每个第一间隔物图案140a可以覆盖第一辅助上掩模图案116pa中的对应一个的侧壁，并可以延伸到第一上掩模图案118pa中的对应一个的侧壁上。每个第二间隔物图案140b可以覆盖第二辅助上掩模图案116pb中的对应一个的侧壁，并可以延伸到第二上掩模图案118pb中的对应一个的侧壁上。第一间隔物图案140a可以在第一方向d1上彼此间隔开，并可以沿着第一上掩模图案118pa的侧壁和第一辅助上掩模图案116pa的侧壁在第二方向d2上延伸得长。第二间隔物图案140b可以在第一方向d1上彼此间隔开，并可以沿着第二上掩模图案118pb的侧壁和第二辅助上掩模图案116pb的侧壁在第二方向d2上延伸得长。
33.在形成间隔物图案140a和140b之后，可以形成第一掩模图案145以覆盖基板100的第二区域r2。第一掩模图案145可以覆盖在第二区域r2上的第二上掩模图案118pb、第二辅助上掩模图案116pb和第二间隔物图案140b，并可以覆盖在第二区域r2上的中间掩模层114的顶表面。第一掩模图案145可以暴露基板100的第一区域r1和边界区域br。第一掩模图案145可以暴露在第一区域r1上的第一上掩模图案118pa、第一辅助上掩模图案116pa和第一间隔物图案140a，并可以暴露在边界区域br上的中间掩模层114的顶表面。第一掩模图案145可以包括例如光致抗蚀剂材料。
34.参照图5，可以选择性地去除由第一掩模图案145暴露的第一间隔物图案140a。例如，可以通过执行相对于第一掩模图案145、第一上掩模图案118pa、第一辅助上掩模图案116pa和中间掩模层114具有蚀刻选择性的蚀刻工艺(例如，湿法蚀刻工艺)来去除第一间隔
物图案140a。
35.参照图6，可以使用第一掩模图案145、第一上掩模图案118pa和第一辅助上掩模图案116pa作为蚀刻掩模来蚀刻中间掩模层114。在第一区域r1上的中间掩模层114可以使用第一上掩模图案118pa和第一辅助上掩模图案116pa作为蚀刻掩模来蚀刻，因此第一中间掩模图案114a可以形成在提供于第一区域r1上的辅助下掩模层112上。第一中间掩模图案114a可以在第一方向d1上彼此间隔开，并可以在第二方向d2上延伸得长。中间掩模层114的被第一掩模图案145覆盖的剩余部分可以不被蚀刻，而是可以保留在提供于第二区域r2上的辅助下掩模层112上。
36.在形成第一中间掩模图案114a之后，可以去除在第一区域r1上的第一上掩模图案118pa和第一辅助上掩模图案116pa。例如，可以通过执行相对于第一掩模图案145、第一中间掩模图案114a、中间掩模层114的剩余部分和辅助下掩模层112具有蚀刻选择性的蚀刻工艺来去除第一上掩模图案118pa和第一辅助上掩模图案116pa。
37.参照图7，可以通过执行例如灰化工艺和/或剥离工艺来去除第一掩模图案145。第二掩模图案155可以形成在基板100的第一区域r1上。第二掩模图案155可以覆盖在第一区域r1上的第一中间掩模图案114a，并可以覆盖在边界区域br上的辅助下掩模层112的顶表面的一部分。第二掩模图案155可以暴露在第二区域r2上的第二上掩模图案118pb、第二辅助上掩模图案116pb、第二间隔物图案140b和中间掩模层114的剩余部分，并可以暴露在边界区域br上的辅助下掩模层112的顶表面的另一部分。
38.第二掩模图案155可以包括覆盖在第一区域r1上的第一中间掩模图案114a的下硬掩模图案150和在下硬掩模图案150上的上硬掩模图案152。下硬掩模图案150可以包括例如旋涂硬掩模(soh)材料，上硬掩模图案152可以包括例如硅氮氧化物。
39.参照图8，可以选择性地去除在第二区域r2上的第二上掩模图案118pb和第二辅助上掩模图案116pb。例如，可以通过在留下第二掩模图案155、第二间隔物图案140b、中间掩模层114的该剩余部分和辅助下掩模层112的同时选择性地蚀刻第二上掩模图案118pb和第二辅助上掩模图案116pb来去除第二上掩模图案118pb和第二辅助上掩模图案116pb。
40.在去除第二上掩模图案118pb和第二辅助上掩模图案116pb之后，可以使用第二掩模图案155和第二间隔物图案140b作为蚀刻掩模来执行蚀刻工艺。在第二区域r2上的中间掩模层114的剩余部分可以在蚀刻工艺期间使用第二间隔物图案140b作为蚀刻掩模来蚀刻，因此第二中间掩模图案114b可以形成在第二区域r2上。第二中间掩模图案114b可以在第一方向d1上彼此间隔开并可以在第二方向d2上延伸得长。
41.第二间隔物图案140b的上部可以在蚀刻工艺期间被蚀刻。此外，在边界区域br上的辅助下掩模层112的顶表面的被第二掩模图案155暴露的部分可以在该蚀刻工艺期间凹陷。因此，可以在边界区域br上的辅助下掩模层112中形成凹陷区域rr。凹陷区域rr可以通过使在边界区域br上的辅助下掩模层112的顶表面的所述部分凹陷来形成，该部分暴露于在第一区域r1上的第二掩模图案155与在第二区域r2上的中间掩模层114的剩余部分之间。在第一区域r1上的第二掩模图案155和在第二区域r2上的中间掩模层114的剩余部分可以在第二方向d2上延伸，因此凹陷区域rr可以具有在第二方向d2上延伸得长的线形。
42.参照图9，第二掩模图案155可以通过例如灰化工艺和/或剥离工艺去除。此后，可以使用第一中间掩模图案114a和第二中间掩模图案114b以及第二间隔物图案140b的剩余
部分作为蚀刻掩模来蚀刻辅助下掩模层112和下掩模层110。通过蚀刻辅助下掩模层112和下掩模层110，可以在最上面的半导体层104上形成辅助下掩模图案112a和112b以及下掩模图案110a和110b。在用于形成辅助下掩模图案112a和112b以及下掩模图案110a和110b的蚀刻工艺期间，可以去除第二间隔物图案140b的剩余部分并且可以去除第一中间掩模图案114a的上部和第二中间掩模图案114b的上部。辅助下掩模图案112a和112b可以在第一方向d1上彼此间隔开并可以在第二方向d2上延伸得长。下掩模图案110a和110b可以在第一方向d1上彼此间隔开并可以在第二方向d2上延伸得长。
43.辅助下掩模图案112a和112b可以包括在第一区域r1上的第一辅助下掩模图案112a和在第二区域r2上的第二辅助下掩模图案112b。下掩模图案110a和110b可以包括在第一区域r1上的第一下掩模图案110a和在第二区域r2上的第二下掩模图案110b。在用于形成辅助下掩模图案112a和112b以及下掩模图案110a和110b的蚀刻工艺期间，凹陷区域rr可以被转移到包括半导体层104和牺牲层102的堆叠层中，因此凹陷区域rr可以形成在边界区域br上的半导体层104和牺牲层102的至少一部分中。
44.参照图10，可以使用中间掩模图案114a和114b的剩余部分、辅助下掩模图案112a和112b以及下掩模图案110a和110b作为蚀刻掩模来蚀刻半导体层104、牺牲层102和基板100的上部。
45.可以通过蚀刻半导体层104和牺牲层102而在基板100上形成初始沟道图案pch1和pch2。初始沟道图案pch1和pch2可以在第一方向d1上彼此间隔开并可以在第二方向d2上延伸得长。初始沟道图案pch1和pch2可以包括在第一区域r1上的第一初始沟道图案pch1和在第二区域r2上的第二初始沟道图案pch2。每个第一初始沟道图案pch1可以包括交替堆叠在基板100的第一区域r1上的第一牺牲图案102pa和第一半导体图案104pa，每个第二初始沟道图案pch2可以包括交替堆叠在基板100的第二区域r2上的第二牺牲图案102pb和第二半导体图案104pb。可以通过使用中间掩模图案114a和114b的剩余部分、辅助下掩模图案112a和112b以及下掩模图案110a和110b作为蚀刻掩模蚀刻牺牲层102和半导体层104来形成第一牺牲图案102pa和第二牺牲图案102pb以及第一半导体图案104pa和第二半导体图案104pb。
46.由于基板100的上部被蚀刻，所以限定有源图案apa和apb的沟槽t1、t2和t3可以形成在基板100中。有源图案apa和apb可以在第一方向d1上彼此间隔开并可以在第二方向d2上延伸得长。沟槽t1、t2和t3可以包括形成在基板100的第一区域r1中以限定第一有源图案apa的第一沟槽t1、形成在基板100的第二区域r2中以限定第二有源图案apb的第二沟槽t2以及形成在基板100的边界区域br中的第三沟槽t3。第一初始沟道图案pch1可以分别形成在第一有源图案apa上，第二初始沟道图案pch2可以分别形成在第二有源图案apb上。
47.第一初始沟道图案pch1和第一有源图案apa可以形成为具有与参照图1描述的第一光致抗蚀剂图案130a的宽度(或节距)对应的宽度(或节距)。例如，第一初始沟道图案pch1可以在第一方向d1上彼此间隔开并可以在第二方向d2上延伸得长。第一初始沟道图案pch1可以形成为具有各种宽度或节距。第一初始沟道图案pch1可以在第一方向d1上具有宽度w1a和w1b，第一初始沟道图案pch1中的至少一个的宽度w1a可以不同于第一初始沟道图案pch1中的另一个的宽度w1b。例如，第一有源图案apa可以在第一方向d1上彼此间隔开并可以在第二方向d2上延伸得长。第一有源图案apa可以形成为具有各种宽度或节距。第一有
源图案apa可以在第一方向d1上具有宽度w1a和w1b，第一有源图案apa中的至少一个的宽度w1a可以不同于第一有源图案apa中的另一个的宽度w1b。
48.第二初始沟道图案pch2和第二有源图案apb可以形成为具有与参照图1描述的第二光致抗蚀剂图案130b的宽度(或节距)不同的宽度(或节距)。第二初始沟道图案pch2和第二有源图案apb可以形成为具有与参照图4描述的第二间隔物图案140b的宽度(或节距)对应的宽度(或节距)。例如，第二初始沟道图案pch2可以在第一方向d1上彼此间隔开并可以在第二方向d2上延伸得长。第二初始沟道图案pch2可以形成为具有恒定的宽度或节距。第二初始沟道图案pch2可以在第一方向d1上具有宽度w3，并且第二初始沟道图案pch2的宽度w3可以彼此相等。第二初始沟道图案pch2的宽度w3可以小于第二光致抗蚀剂图案130b的宽度w2。第二初始沟道图案pch2的宽度w3可以小于第一初始沟道图案pch1中的至少一些的宽度w1a或w1b。例如，第二有源图案apb可以在第一方向d1上彼此间隔开并可以在第二方向d2上延伸得长。第二有源图案apb可以形成为具有恒定的宽度或节距。第二有源图案apb可以在第一方向d1上具有宽度w3，并且第二有源图案apb的宽度w3可以彼此相等。第二有源图案apb的宽度w3可以小于第二光致抗蚀剂图案130b的宽度w2。第二有源图案apb的宽度w3可以小于第一有源图案apa中的至少一些的宽度w1a或w1b。
49.第三沟槽t3可以形成在第一有源图案apa中的对应一个和第二有源图案apb中的对应一个之间。第三沟槽t3可以暴露对应的第一有源图案apa的侧壁和对应的第二有源图案apb的侧壁。第三沟槽t3的底表面可以暴露边界区域br的基板100。在用于形成第一初始沟道图案pch1和第二初始沟道图案pch2以及第一有源图案apa和第二有源图案apb的蚀刻工艺期间，凹陷区域rr可以转移到基板100中，因此凹陷区域rr可以形成在边界区域br的基板100中。凹陷区域rr可以形成在由第三沟槽t3的底表面暴露的基板100中。如参照图8所述，凹陷区域rr可以具有在第二方向d2上延伸得长的线形。
50.中间掩模图案114a和114b的剩余部分以及辅助下掩模图案112a和112b可以在用于形成初始沟道图案pch1和pch2以及有源图案apa和apb的蚀刻工艺期间被去除。
51.参照图11，第一器件隔离图案st1、第二器件隔离图案st2和隔离绝缘图案isp可以分别形成在第一沟槽t1、第二沟槽t2和第三沟槽t3中。隔离绝缘图案isp可以形成为填充凹陷区域rr。例如，第一器件隔离图案st1、第二器件隔离图案st2和隔离绝缘图案isp的形成可以包括在基板100上形成覆盖初始沟道图案pch1和pch2以及有源图案apa和apb并填充第一至第三沟槽t1、t2和t3的器件隔离层、以及蚀刻该器件隔离层以暴露初始沟道图案pch1和pch2的顶表面和侧壁。因此，第一器件隔离图案st1、第二器件隔离图案st2和隔离绝缘图案isp可以分别局部地形成在第一沟槽t1、第二沟槽t2和第三沟槽t3中。例如，当蚀刻器件隔离层时，可以去除下掩模图案110a和110b。
52.第一器件隔离图案st1可以在第一区域r1上设置在第一有源图案apa之间，第二器件隔离图案st2可以在第二区域r2上设置在第二有源图案apb之间。隔离绝缘图案isp可以设置在边界区域br上且在第一有源图案apa和第二有源图案apb之间。隔离绝缘图案isp可以设置在第一有源图案apa中的对应一个和第二有源图案apb中的对应一个之间。隔离绝缘图案isp的第一侧壁s1可以与对应的第一有源图案apa的侧壁接触，隔离绝缘图案isp的第二侧壁s2可以与对应的第二有源图案apb的侧壁接触。隔离绝缘图案isp的底表面b1、b2和b3可以在第一侧壁s1和第二侧壁s2之间与基板100接触。
53.隔离绝缘图案isp的底表面b1、b2和b3可以包括与对应的第一有源图案apa相邻的第一底表面b1、与对应的第二有源图案apb相邻的第二底表面b2以及在第一底表面b1和第二底表面b2之间的第三底表面b3。隔离绝缘图案isp的第三底表面b3可以相对于基板100的底表面100l位于与第一底表面b1和第二底表面b2的高度不同的高度。
54.在一些实施方式中，可以形成隔离绝缘图案isp以填充凹陷区域rr，因此隔离绝缘图案isp的底表面可以包括从第一底表面b1和第二底表面b2凹陷到基板100中的凹陷表面rs。在这种情况下，凹陷表面rs可以包括第三底表面b3，并且第三底表面b3可以相对于基板100的底表面100l位于比第一底表面b1和第二底表面b2更低的高度。在一些实施方式中，隔离绝缘图案isp的第三底表面b3可以相对于基板100的底表面100l位于比第一器件隔离图案st1的底表面st1_b和第二器件隔离图案st2的底表面st2_b更低的高度。在一些实施方式中，隔离绝缘图案isp的第一底表面b1可以相对于基板100的底表面100l位于与第一器件隔离图案st1的底表面st1_b基本上相同的高度或比第一器件隔离图案st1的底表面st1_b低的高度，隔离绝缘图案isp的第二底表面b2可以相对于基板100的底表面100l位于与第二器件隔离图案st2的底表面st2_b基本上相同的高度或比第二器件隔离图案st2的底表面st2_b低的高度。
55.在一些实施方式中，隔离绝缘图案isp的凹陷表面rs可以设置为与到对应的第一有源图案apa的侧壁相比更靠近对应的第二有源图案apb的侧壁。在这种情况下，隔离绝缘图案isp的第二底表面b2在第一方向d1上的长度可以小于隔离绝缘图案isp的第一底表面b1在第一方向d1上的长度。
56.第一器件隔离图案st1可以在第一方向d1上具有第一宽度w
st1
，第二器件隔离图案st2可以在第一方向d1上具有第二宽度w
st2
。隔离绝缘图案isp可以在第一方向d1上具有第三宽度w
isp
，并且第三宽度w
isp
可以大于第一宽度w
st1
和第二宽度w
st2
。
57.隔离绝缘图案isp可以在对应的第一有源图案apa和对应的第二有源图案apb之间在第二方向d2上延伸得长。换句话说，隔离绝缘图案isp的第一底表面b1和第二底表面b2可以在第二方向d2上延伸得长，并且包括第三底表面b3的凹陷表面rs可以在第一底表面b1和第二底表面b2之间在第二方向d2上延伸得长。
58.根据发明构思的实施方式，具有不同宽度或节距的第一光致抗蚀剂图案130a和具有恒定宽度或节距的第二光致抗蚀剂图案130b可以通过使用单个光掩模的单个曝光工艺同时形成。第一初始沟道图案pch1和第一有源图案apa可以形成为具有与第一光致抗蚀剂图案130a的宽度或节距相对应的各种宽度或节距。第二初始沟道图案pch2和第二有源图案apb可以形成为具有与使用第二光致抗蚀剂图案130b形成的第二间隔物图案140b的宽度或节距相对应的恒定的宽度或节距(例如，相对窄的宽度或节距)。具有各种宽度或节距的第一初始沟道图案pch1和第一有源图案apa以及具有相对窄的宽度或节距的第二初始沟道图案pch2和第二有源图案apb可以同时形成在基板100上，因此可以容易地制造包括具有各种宽度或节距的有源图案的半导体器件。
59.此外，可以使用通过使用单个光掩模的单个曝光工艺形成的光致抗蚀剂图案130a和130b来形成第一初始沟道图案pch1、第一有源图案apa、第二初始沟道图案pch2和第二有源图案apb，因此可以降低半导体器件的制造成本。
60.图12是示出根据发明构思的一些实施方式的半导体器件的平面图。图13是沿着图
12的线i-i'截取的截面图，图14是沿着图12的线ii-ii'和iii-iii'截取的截面图。在下文，为了说明的容易和方便的目的，将省略或简要提及对与参照图1至图11所提及的相同的技术特征的描述。
61.参照图12至图14，第一器件隔离图案st1、第二器件隔离图案st2和隔离绝缘图案isp可以设置在基板100中。第一器件隔离图案st1可以设置在基板100的第一区域r1上以限定第一有源图案apa，第二器件隔离图案st2可以设置在基板100的第二区域r2上以限定第二有源图案apb。隔离绝缘图案isp可以设置在基板100的边界区域br上且在第一有源图案apa和第二有源图案apb之间。隔离绝缘图案isp可以设置在第一有源图案apa中的对应一个和第二有源图案apb中的对应一个之间。
62.第一有源图案apa可以在垂直于基板100的底表面100l的第三方向d3上从基板100突出。第一有源图案apa可以在平行于基板100的底表面100l的第一方向d1上彼此间隔开，并可以在平行于基板100的底表面100l且与第一方向d1交叉的第二方向d2上延伸得长。每个第一器件隔离图案st1可以设置在第一有源图案apa中的相邻的第一有源图案apa之间，并可以在相邻的第一有源图案apa之间在第二方向d2上延伸得长。第一有源图案apa可以具有各种宽度或节距。例如，第一有源图案apa可以在第一方向d1上具有宽度w1a和w1b，第一有源图案apa中的至少一个的宽度w1a可以不同于第一有源图案apa中的另一个的宽度w1b。
63.第二有源图案apb可以在第三方向d3上从基板100突出。第二有源图案apb可以在第一方向d1上彼此间隔开并可以在第二方向d2上延伸得长。每个第二器件隔离图案st2可以设置在第二有源图案apb中的相邻的第二有源图案apb之间，并可以在相邻的第二有源图案apb之间在第二方向d2上延伸得长。第二有源图案apb可以具有恒定的宽度或节距。例如，第二有源图案apb可以在第一方向d1上具有宽度w3，并且第二有源图案apb的宽度w3可以彼此相等。第二有源图案apb可以具有相对窄的宽度或节距。例如，第二有源图案apb的宽度w3可以小于第一有源图案apa中的至少一些的宽度w1a或w1b。
64.第一器件隔离图案st1可以在第一方向d1上具有第一宽度w
st1
，第二器件隔离图案st2可以在第一方向d1上具有第二宽度w
st2
。隔离绝缘图案isp可以在第一方向d1上具有第三宽度w
isp
，并且第三宽度w
isp
可以大于第一宽度w
st1
和第二宽度w
st2
。
65.隔离绝缘图案isp可以设置在第一有源图案apa中的对应一个和第二有源图案apb中的对应一个之间。隔离绝缘图案isp可以在对应的第一有源图案apa和对应的第二有源图案apb之间在第二方向d2上延伸得长。隔离绝缘图案isp的第一侧壁s1可以与对应的第一有源图案apa的侧壁接触，隔离绝缘图案isp的第二侧壁s2可以与对应的第二有源图案apb的侧壁接触。隔离绝缘图案isp的底表面b1、b2和b3可以在第一侧壁s1和第二侧壁s2之间与基板100接触，并可以在第二方向d2上延伸得长。
66.在一些实施方式中，隔离绝缘图案isp的底表面b1、b2和b3可以包括与对应的第一有源图案apa相邻的第一底表面b1、与对应的第二有源图案apb相邻的第二底表面b2以及从第一底表面b1和第二底表面b2凹陷到基板100中的凹陷表面rs。凹陷表面rs可以包括第三底表面b3，并且第三底表面b3可以相对于基板100的底表面100l位于比第一底表面b1和第二底表面b2更低的高度。隔离绝缘图案isp的第一底表面b1和第二底表面b2可以在第二方向d2上延伸得长，并且包括第三底表面b3的凹陷表面rs可以在第一底表面b1和第二底表面b2之间在第二方向d2上延伸得长。
67.在一些实施方式中，第三底表面b3可以相对于基板100的底表面100l位于比第一器件隔离图案st1的底表面st1_b和第二器件隔离图案st2的底表面st2_b更低的高度。在一些实施方式中，隔离绝缘图案isp的第一底表面b1可以相对于基板100的底表面100l位于与第一器件隔离图案st1的底表面st1_b基本上相同的高度或比第一器件隔离图案st1的底表面st1_b更低的高度，隔离绝缘图案isp的第二底表面b2可以相对于基板100的底表面100l位于与第二器件隔离图案st2的底表面st2_b基本上相同的高度或比第二器件隔离图案st2的底表面st2_b更低的高度。
68.在一些实施方式中，隔离绝缘图案isp的凹陷表面rs可以设置为与到对应的第一有源图案apa的侧壁相比更靠近对应的第二有源图案apb的侧壁。在这种情况下，隔离绝缘图案isp的第二底表面b2在第一方向d1上的长度可以小于隔离绝缘图案isp的第一底表面b1在第一方向d1上的长度。
69.第一有源图案apa和第二有源图案apb、第一器件隔离图案st1和第二器件隔离图案st2以及隔离绝缘图案isp可以通过参照图1至图11描述的制造半导体器件的方法形成在基板100上。
70.第一沟道图案ch1可以分别设置在第一有源图案apa上。第一沟道图案ch1可以在第一方向d1上彼此间隔开。每个第一沟道图案ch1可以包括在第三方向d3上彼此间隔开的多个第一半导体图案104pa。第一沟道图案ch1可以具有与第一有源图案apa的各种宽度或节距相对应的各种宽度或节距。例如，第一沟道图案ch1可以在第一方向d1上具有宽度w1a和w1b，第一沟道图案ch1中的至少一个的宽度w1a可以不同于第一沟道图案ch1中的另一个的宽度w1b。
71.第二沟道图案ch2可以分别设置在第二有源图案apb上。第二沟道图案ch2可以在第一方向d1上彼此间隔开。每个第二沟道图案ch2可以包括在第三方向d3上彼此间隔开的多个第二半导体图案104pb。第二沟道图案ch2可以具有与第二有源图案apb的宽度或节距相对应的恒定宽度或节距。例如，第二沟道图案ch2可以在第一方向d1上具有宽度w3，并且第二沟道图案ch2的宽度w3可以彼此相等。第二沟道图案ch2可以具有相对窄的宽度或节距。例如，第二沟道图案ch2的宽度w3可以小于第一沟道图案ch1中的至少一些的宽度w1a或w1b。
72.可以使用第一初始沟道图案pch1和第二初始沟道图案pch2来形成第一沟道图案ch1和第二沟道图案ch2，第一初始沟道图案pch1和第二初始沟道图案pch2通过参照图1至图11描述的制造半导体器件的方法来形成。例如，第一沟道图案ch1可以通过从图11的第一初始沟道图案pch1去除第一牺牲图案102pa而形成，第二沟道图案ch2可以通过从图11的第二初始沟道图案pch2去除第二牺牲图案102pb而形成。
73.第一源极/漏极图案sd1可以设置在每个第一有源图案apa上，并可以在第二方向d2上彼此间隔开而使每个第一沟道图案ch1插设在其间。每个第一沟道图案ch1的第一半导体图案104pa可以设置在第一源极/漏极图案sd1之间，并可以连接到第一源极/漏极图案sd1。第一源极/漏极图案sd1可以是使用第一半导体图案104pa和每个第一有源图案apa作为籽晶形成的外延图案。
74.第二源极/漏极图案sd2可以设置在每个第二有源图案apb上，并可以在第二方向d2上彼此间隔开而使每个第二沟道图案ch2插设在其间。每个第二沟道图案ch2的第二半导
体图案104pb可以设置在第二源极/漏极图案sd2之间，并可以连接到第二源极/漏极图案sd2。第二源极/漏极图案sd2可以是使用第二半导体图案104pb和每个第二有源图案apb作为籽晶形成的外延图案。
75.第一源极/漏极图案sd1和第二源极/漏极图案sd2可以包括硅锗(sige)、硅(si)和碳化硅(sic)中的至少一种。第一源极/漏极图案sd1和第二源极/漏极图案sd2还可以包括掺杂剂。掺杂剂可以用于改善包括第一源极/漏极图案sd1和第二源极/漏极图案sd2的晶体管的电特性。当晶体管是n沟道金属氧化物半导体场效应晶体管(nmosfet)时，掺杂剂可以包括例如磷。当晶体管是p沟道金属氧化物半导体场效应晶体管(pmosfet)时，掺杂剂可以包括例如硼。
76.第一沟道图案ch1中的每个和在其两侧的第一源极/漏极图案sd1可以被称为第一有源结构as1，并且第一有源结构as1可以设置在每个第一有源图案apa上。第二沟道图案ch2中的每个和在其两侧的第二源极/漏极图案sd2可以被称为第二有源结构as2，并且第二有源结构as2可以设置在每个第二有源图案apb上。
77.第一栅极结构gs1可以设置在基板100的第一区域r1上，并可以与第一有源图案apa和第一有源结构as1交叉。每个第一沟道图案ch1可以与第一栅极结构gs1重叠，并且第一源极/漏极图案sd1可以分别设置在第一栅极结构gs1的两侧。第一栅极结构gs1可以包括第一栅电极ge1、在第一栅电极ge1和每个第一沟道图案ch1之间的第一栅极绝缘图案gi1、在第一栅电极ge1的侧壁上的第一栅极间隔物gsp1以及在第一栅电极ge1的顶表面上的第一栅极覆盖图案cap1。第一栅极绝缘图案gi1可以在第一栅电极ge1和第一栅极间隔物gsp1之间延伸，第一栅极绝缘图案gi1的最上表面可以与第一栅电极ge1的顶表面基本上共面。第一栅电极ge1可以覆盖每个第一沟道图案ch1的最上表面，并可以填充在每个第一沟道图案ch1和每个第一有源图案apa之间的空间以及在第一半导体图案104pa之间的空间。第一栅极绝缘图案gi1可以设置在第一栅电极ge1和每个第一半导体图案104pa之间。每个第一半导体图案104pa可以与第一栅电极ge1间隔开而使第一栅极绝缘图案gi1插设在其间。第一栅极结构gs1、每个第一沟道图案ch1和第一源极/漏极图案sd1可以构成多桥沟道场效应晶体管。
78.第二栅极结构gs2可以设置在基板100的第二区域r2上，并可以与第二有源图案apb和第二有源结构as2交叉。每个第二沟道图案ch2可以与第二栅极结构gs2重叠，第二源极/漏极图案sd2可以分别设置在第二栅极结构gs2的两侧。第二栅极结构gs2可以包括第二栅电极ge2、在第二栅电极ge2和每个第二沟道图案ch2之间的第二栅极绝缘图案gi2、在第二栅电极ge2的侧壁上的第二栅极间隔物gsp2以及在第二栅电极ge2的顶表面上的第二栅极覆盖图案cap2。第二栅极绝缘图案gi2可以在第二栅电极ge2和第二栅极间隔物gsp2之间延伸，并且第二栅极绝缘图案gi2的最上表面可以与第二栅电极ge2的顶表面基本上共面。第二栅电极ge2可以覆盖每个第二沟道图案ch2的最上表面，并可以填充在每个第二沟道图案ch2和每个第二有源图案apb之间的空间以及在第二半导体图案104pb之间的空间。第二栅极绝缘图案gi2可以设置在第二栅电极ge2和每个第二半导体图案104pb之间。每个第二半导体图案104pb可以与第二栅电极ge2间隔开而使第二栅极绝缘图案gi2插设在其间。第二栅极结构gs2、每个第二沟道图案ch2和第二源极/漏极图案sd2可以构成多桥沟道场效应晶体管。
79.第一栅电极ge1和第二栅电极ge2可以包括掺杂的半导体材料、导电的金属氮化物和/或金属。第一栅极绝缘图案gi1和第二栅极绝缘图案gi2中的每个可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和高k电介质层中的至少一种。高k电介质层可以包括介电常数比硅氧化物层的介电常数高的材料。例如，高k电介质层可以包括铪氧化物(hfo)层、铝氧化物(alo)层或钽氧化物(tao)层。第一栅极间隔物gsp1和第二栅极间隔物gsp2以及第一栅极覆盖图案cap1和第二栅极覆盖图案cap2中的每个可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。
80.第一间隔物175a可以提供在第一栅电极ge1和每个第一源极/漏极图案sd1之间。第一间隔物175a和第一半导体图案104pa可以在第三方向d3上交替且重复地堆叠。每个第一源极/漏极图案sd1可以与第一半导体图案104pa接触，并可以与第一栅电极ge1间隔开而使第一间隔物175a插设在其间。第一栅极绝缘图案gi1可以设置在第一栅电极ge1和每个第一半导体图案104pa之间，并可以在第一栅电极ge1和每个第一间隔物175a之间延伸。在一些实施方式中，可以省略第一间隔物175a。在这种情况下，每个第一源极/漏极图案sd1可以与第一栅电极ge1间隔开而使第一栅极绝缘图案gi1插设在其间，并可以与第一栅极绝缘图案gi1直接接触。
81.第二间隔物175b可以提供在第二栅电极ge2和每个第二源极/漏极图案sd2之间。第二间隔物175b和第二半导体图案104pb可以在第三方向d3上交替且重复地堆叠。每个第二源极/漏极图案sd2可以与第二半导体图案104pb接触，并可以与第二栅电极ge2间隔开而使第二间隔物175b插设在其间。第二栅极绝缘图案gi2可以设置在第二栅电极ge2和每个第二半导体图案104pb之间，并可以在第二栅电极ge2和每个第二间隔物175b之间延伸。在一些实施方式中，可以省略第二间隔物175b。在这种情况下，每个第二源极/漏极图案sd2可以与第二栅电极ge2间隔开而使第二栅极绝缘图案gi2插设在其间，并可以与第二栅极绝缘图案gi2直接接触。第一间隔物175a和第二间隔物175b可以包括例如硅氮化物。
82.第一层间绝缘层170可以提供在基板100的第一区域r1和第二区域r2上，并且可以覆盖第一栅极结构gs1和第二栅极结构gs2以及第一源极/漏极图案sd1和第二源极/漏极图案sd2。第一栅极覆盖图案cap1的顶表面和第二栅极覆盖图案cap2的顶表面可以与第一层间绝缘层170的顶表面基本上共面。第一栅极间隔物gsp1可以设置在第一栅极覆盖图案cap1和第一层间绝缘层170之间，第二栅极间隔物gsp2可以设置在第二栅极覆盖图案cap2和第一层间绝缘层170之间。第一层间绝缘层170可以在基板100的边界区域br上在第一栅极结构gs1和第二栅极结构gs2之间延伸，并可以与隔离绝缘图案isp的顶表面接触。例如，第一层间绝缘层170可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和低k电介质层中的至少一种。
83.第二层间绝缘层180可以设置在第一层间绝缘层170上，并且可以覆盖第一栅极覆盖图案cap1的顶表面和第二栅极覆盖图案cap2的顶表面。例如，第二层间绝缘层180可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和低k电介质层中的至少一种。
84.第一接触插塞ct1可以穿透在基板100的第一区域r1上的第一层间绝缘层170和第二层间绝缘层180从而电连接到第一源极/漏极图案sd1。第一接触插塞ct1可以设置在第一栅极结构gs1的两侧，并且每个第一接触插塞ct1可以连接到第一源极/漏极图案sd1中的对应一个。第二接触插塞ct2可以穿透在基板100的第二区域r2上的第一层间绝缘层170和第
二层间绝缘层180从而电连接到第二源极/漏极图案sd2。第二接触插塞ct2可以设置在第二栅极结构gs2的两侧，并且每个第二接触插塞ct2可以连接到第二源极/漏极图案sd2中的对应一个。第一接触插塞ct1和第二接触插塞ct2可以包括例如金属和/或导电的金属氮化物。尽管没有在附图中示出，但是附加的接触插塞可以设置在基板100的第一区域r1和第二区域r2上。每个附加的接触插塞可以穿透第二层间绝缘层180从而电连接到第一栅电极ge1和第二栅电极ge2中的对应一个。
85.在一些实施方式中，第一栅极结构gs1和第二栅极结构gs2中的至少一个可以使用负电容器形成负电容(nc)场效应晶体管(fet)。在这种情况下，第一栅极绝缘图案gi1和第二栅极绝缘图案gi2中的至少一个可以包括具有铁电特性的铁电材料层和具有顺电特性的顺电材料层。铁电材料层可以具有负电容，顺电材料层可以具有正电容。例如，当两个或更多个电容器彼此串联连接并且每个电容器的电容具有正值时，总电容可以减小到小于每个电容器的电容。相反，当彼此串联连接的两个或更多个电容器中的至少一个具有负值时，总电容可以具有正值并可以大于每个电容器的电容的绝对值。当具有负电容的铁电材料层串联连接到具有正电容的顺电材料层时，串联连接的铁电材料层和顺电材料层的总电容值可以增大。通过利用总电容值的增大，包括铁电材料层的晶体管可以在室温具有小于60mv/decade的亚阈值摆幅(ss)。
86.铁电材料层可以具有铁电特性。例如，铁电材料层可以包括铪氧化物、铪锆氧化物、钡锶钛氧化物、钡钛氧化物和铅锆钛氧化物中的至少一种。例如，铪锆氧化物可以是通过用锆(zr)掺杂铪氧化物而形成的材料。作为另一示例，铪锆氧化物可以是铪(hf)、锆(zr)和氧(o)的化合物。
87.铁电材料层还可以包括掺入在其中的掺杂剂。例如，掺杂剂可以包括铝(al)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和锡(sn)中的至少一种。包括在铁电材料层中的掺杂剂的种类可以根据包括在铁电材料层中的铁电材料的种类而改变。当铁电材料层包括铪氧化物时，铁电材料层中包括的掺杂剂可以包括例如钆(gd)、硅(si)、锆(zr)、铝(al)和钇(y)中的至少一种。当掺杂剂是铝(al)时，铁电材料层可以包括3at％(原子百分比)至8at％的铝。这里，掺杂剂的比例可以是铝的量与铪和铝的量之和的比例。当掺杂剂是硅(si)时，铁电材料层可以包括2at％至10at％的硅。当掺杂剂是钇(y)时，铁电材料层可以包括2at％至10at％的钇。当掺杂剂是钆(gd)时，铁电材料层可以包括1at％至7at％的钆。当掺杂剂是锆(zr)时，铁电材料层可以包括50at％至80at％的锆。
88.顺电材料层可以具有顺电特性。例如，顺电材料层可以包括硅氧化物和具有高介电常数(高k)的金属氧化物中的至少一种。例如，包括在顺电材料层中的金属氧化物可以包括铪氧化物、锆氧化物和铝氧化物中的至少一种。然而，发明构思的实施方式不限于此。
89.铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电特性，但是顺电材料层可以不具有铁电特性。例如，当铁电材料层和顺电材料层包括铪氧化物时，铁电材料层中包括的铪氧化物的晶体结构可以不同于顺电材料层中包括的铪氧化物的晶体结构。铁电材料层可以具有表现出铁电特性的厚度。例如，铁电材料层的厚度可以在从0.5nm至10nm的范围内。然而，发明构思的实施方式不限于此。表现出铁电特性的临界厚度可以根据铁电材料的种类而改变，因此铁电材料层的厚度可以根据其中包括的铁电材料的
种类而改变。
90.对于一些示例，第一栅极绝缘图案gi1和第二栅极绝缘图案gi2中的至少一个可以包括单个铁电材料层。对于另一些示例，第一栅极绝缘图案gi1和第二栅极绝缘图案gi2中的至少一个可以包括彼此间隔开的多个铁电材料层。在某些实施方式中，第一栅极绝缘图案gi1和第二栅极绝缘图案gi2中的至少一个可以具有堆叠结构，其中铁电材料层和顺电材料层交替地堆叠。
91.图15和图16是示出根据发明构思的一些实施方式的半导体器件的视图，图15是对应于图12的线i-i'的截面图，图16是对应于图12的线ii-ii'和iii-iii'的截面图。在下文，为了说明的容易和方便，将主要描述本实施方式与参照图12至图14描述的实施方式之间的差异。
92.参照图15和图16，第二沟道图案ch2可以分别设置在第二有源图案apb上。根据本实施方式，每个第二沟道图案ch2可以从第二有源图案apb中的对应一个垂直地突出(例如，在第三方向d3上)。每个第二沟道图案ch2可以是第二有源图案apb中的对应一个的被第二器件隔离图案st2暴露的上部。第二沟道图案ch2可以具有与第二有源图案apb的宽度或节距相对应的恒定宽度或节距。例如，第二沟道图案ch2可以在第一方向d1上具有宽度w3，并且第二沟道图案ch2的宽度w3可以彼此相等。第二沟道图案ch2可以具有相对窄的宽度或节距。例如，第二沟道图案ch2的宽度w3可以小于第一沟道图案ch1中的至少一些的宽度w1a或w1b。第二沟道图案ch2可以通过与参照图1至图11描述的基本上相同的方法形成。
93.第二源极/漏极图案sd2可以设置在每个第二有源图案apb上，并可以在第二方向d2上彼此间隔开而使每个第二沟道图案ch2插设在其间。第二源极/漏极图案sd2可以是使用每个第二沟道图案ch2和每个第二有源图案apb作为籽晶形成的外延图案。第二沟道图案ch2中的每个和其两侧的第二源极/漏极图案sd2可以被称为第二有源结构as2，并且第二有源结构as2可以设置在每个第二有源图案apb上。
94.第二栅极结构gs2可以设置在基板100的第二区域r2上，并可以与第二有源图案apb和第二有源结构as2交叉。每个第二沟道图案ch2可以与第二栅极结构gs2重叠，并且第二源极/漏极图案sd2可以分别设置在第二栅极结构gs2的两侧。每个第二沟道图案ch2可以具有在第一方向d1上彼此相反的侧壁，第二栅极结构gs2可以覆盖每个第二沟道图案ch2的相反侧壁。第二栅极结构gs2的第二栅电极ge2、每个第二沟道图案ch2和第二源极/漏极图案sd2可以构成鳍式场效应晶体管。因此，可以不提供参照图12至图14描述的第二间隔物175b。
95.根据本实施方式，在基板100的第一区域r1上的第一栅电极ge1、每个第一沟道图案ch1和第一源极/漏极图案sd1可以构成多桥沟道场效应晶体管，在基板100的第二区域r2上的第二栅电极ge2、每个第二沟道图案ch2和第二源极/漏极图案sd2可以构成鳍式场效应晶体管。在这种情况下，第一有源图案apa和第一沟道图案ch1可以具有不同的宽度或节距，第二有源图案apb和第二沟道图案ch2可以具有相对窄且恒定的宽度或节距。
96.图17至图21是示出根据发明构思的一些实施方式的制造半导体器件的方法的截面图。在下文，为了说明的容易和方便，将主要描述本实施方式和参照图1至图11描述的实施方式之间的差异。
97.参照图17，第二掩模图案155可以形成在基板100的第一区域r1上，并可以覆盖在
第一区域r1上的第一中间掩模图案114a。根据本实施方式，第二掩模图案155可以延伸到基板100的边界区域br上以覆盖在边界区域br上的辅助下掩模层112的顶表面，并可以覆盖中间掩模层114的剩余部分的延伸到边界区域br上的部分。换句话说，第二掩模图案155可以与中间掩模层114的在边界区域br上的剩余部分部分地重叠。第二掩模图案155可以暴露提供在第二区域r2上的第二上掩模图案118pb、第二辅助上掩模图案116pb、第二间隔物图案140b和中间掩模层114的剩余部分的另一部分。
98.参照图18，可以选择性地去除在第二区域r2上的第二上掩模图案118pb和第二辅助上掩模图案116pb。在去除第二上掩模图案118pb和第二辅助上掩模图案116pb之后，可以使用第二掩模图案155和第二间隔物图案140b作为蚀刻掩模来执行蚀刻工艺。中间掩模层114的在第二区域r2上的剩余部分可以在蚀刻工艺期间使用第二间隔物图案140b作为蚀刻掩模来蚀刻，因此可以在第二区域r2上形成第二中间掩模图案114b。第二中间掩模图案114b可以在第一方向d1上彼此间隔开并可以在第二方向d2上延伸得长。
99.根据本实施方式，由于第二掩模图案155与中间掩模层114的在边界区域br上的剩余部分部分地重叠，所以中间掩模层114的一部分可以不被蚀刻，而是可以保留在边界区域br上。因此，可以在边界区域br上的辅助下掩模层112上形成突起pp。在第一区域r1上的第二掩模图案155可以在第二方向d2上延伸得长，因此突起pp可以具有在第二方向d2上延伸得长的线形。
100.参照图19，第二掩模图案155可以通过例如灰化工艺和/或剥离工艺去除。此后，可以使用第一中间掩模图案114a和第二中间掩模图案114b以及第二间隔物图案140b的剩余部分作为蚀刻掩模来蚀刻辅助下掩模层112和下掩模层110。通过蚀刻辅助下掩模层112和下掩模层110，可以在最上面的半导体层104上形成辅助下掩模图案112a和112b以及下掩模图案110a和110b。辅助下掩模图案112a和112b可以在第一方向d1上彼此间隔开，并可以在第二方向d2上延伸得长。下掩模图案110a和110b可以在第一方向d1上彼此间隔开，并可以在第二方向d2上延伸得长。
101.辅助下掩模图案112a和112b可以包括在第一区域r1上的第一辅助下掩模图案112a和在第二区域r2上的第二辅助下掩模图案112b。下掩模图案110a和110b可以包括在第一区域r1上的第一下掩模图案110a和在第二区域r2上的第二下掩模图案110b。
102.在本实施方式中，突起pp可以在蚀刻辅助下掩模层112和下掩模层110期间用作蚀刻掩模。因此，可以在边界区域br上的最上面的半导体层104上形成包括辅助下掩模层112的剩余部分和下掩模层110的剩余部分的突起pp。突起pp可以形成在第一辅助下掩模图案112a和第二辅助下掩模图案112b之间以及在第一下掩模图案110a和第二下掩模图案110b之间，并可以具有在第二方向d2上延伸得长的线形。
103.参照图20，可以使用中间掩模图案114a和114b的剩余部分、辅助下掩模图案112a和112b以及下掩模图案110a和110b作为蚀刻掩模来蚀刻半导体层104、牺牲层102和基板100的上部。
104.通过蚀刻半导体层104和牺牲层102，可以在基板100上形成初始沟道图案pch1和pch2。初始沟道图案pch1和pch2可以在第一方向d1上彼此间隔开，并可以在第二方向d2上延伸得长。初始沟道图案pch1和pch2可以包括在第一区域r1上的第一初始沟道图案pch1和在第二区域r2上的第二初始沟道图案pch2。每个第一初始沟道图案pch1可以包括交替堆叠
在基板100的第一区域r1上的第一牺牲图案102pa和第一半导体图案104pa，每个第二初始沟道图案pch2可以包括交替堆叠在基板100的第二区域r2上的第二牺牲图案102pb和第二半导体图案104pb。
105.由于基板100的上部被蚀刻，所以可以在基板100中形成限定有源图案apa和apb的沟槽t1、t2和t3。有源图案apa和apb可以在第一方向d1上彼此间隔开，并且可以在第二方向d2上延伸得长。沟槽t1、t2和t3可以包括形成在基板100的第一区域r1中以限定第一有源图案apa的第一沟槽t1、形成在基板100的第二区域r2中以限定第二有源图案apb的第二沟槽t2以及形成在基板100的边界区域br中的第三沟槽t3。第一初始沟道图案pch1可以分别形成在第一有源图案apa上，第二初始沟道图案pch2可以分别形成在第二有源图案apb上。
106.第三沟槽t3可以形成在第一有源图案apa中的对应一个和第二有源图案apb中的对应一个之间。第三沟槽t3可以暴露对应的第一有源图案apa的侧壁和对应的第二有源图案apb的侧壁。第三沟槽t3的底表面可以暴露边界区域br的基板100。在用于形成第一初始沟道图案pch1和第二初始沟道图案pch2以及第一有源图案apa和第二有源图案apb的蚀刻工艺期间，突起pp可以转移到边界区域br的基板100，因此突起pp可以形成在第三沟槽t3的底表面上。如参照图19所述，突起pp可以具有在第二方向d2上延伸得长的线形。
107.参照图21，第一器件隔离图案st1、第二器件隔离图案st2和隔离绝缘图案isp可以分别形成在第一沟槽t1、第二沟槽t2和第三沟槽t3中。在本实施方式中，隔离绝缘图案isp可以形成为覆盖突起pp。第一器件隔离图案st1可以在第一区域r1上设置在第一有源图案apa之间，第二器件隔离图案st2可以在第二区域r2上设置在第二有源图案apb之间。隔离绝缘图案isp可以设置在边界区域br上且在第一有源图案apa和第二有源图案apb之间。
108.隔离绝缘图案isp可以设置在第一有源图案apa中的对应一个和第二有源图案apb中的对应一个之间。隔离绝缘图案isp的第一侧壁s1可以与对应的第一有源图案apa的侧壁接触，隔离绝缘图案isp的第二侧壁s2可以与对应的第二有源图案apb的侧壁接触。隔离绝缘图案isp的底表面b1、b2和b3可以在第一侧壁s1和第二侧壁s2之间与基板100接触。
109.隔离绝缘图案isp的底表面b1、b2和b3可以包括与对应的第一有源图案apa相邻的第一底表面b1、与对应的第二有源图案apb相邻的第二底表面b2以及在第一底表面b1和第二底表面b2之间的第三底表面b3。隔离绝缘图案isp的第三底表面b3可以相对于基板100的底表面100l位于与第一底表面b1和第二底表面b2的高度不同的高度。
110.在本实施方式中，隔离绝缘图案isp可以形成为覆盖突起pp，因此隔离绝缘图案isp的底表面可以包括从第一底表面b1和第二底表面b2朝向隔离绝缘图案isp的内部突出的突起表面ps。在这种情况下，突起表面ps可以包括第三底表面b3，第三底表面b3可以相对于基板100的底表面100l位于比第一底表面b1和第二底表面b2更高的高度。隔离绝缘图案isp的第三底表面b3可以相对于基板100的底表面100l位于比第一器件隔离图案st1的底表面st1_b和第二器件隔离图案st2的底表面st2_b更高的高度。
111.在一些实施方式中，隔离绝缘图案isp的第一底表面b1可以相对于基板100的底表面100l位于与第一器件隔离图案st1的底表面st1_b基本上相同的高度或比第一器件隔离图案st1的底表面st1_b更低的高度，隔离绝缘图案isp的第二底表面b2可以相对于基板100的底表面100l位于与第二器件隔离图案st2的底表面st2_b基本上相同的高度或比第二器件隔离图案st2的底表面st2_b更低的高度。
112.在一些实施方式中，隔离绝缘图案isp的突起表面ps可以设置为与到对应的第一有源图案apa的侧壁相比更靠近对应的第二有源图案apb的侧壁。在这种情况下，隔离绝缘图案isp的第二底表面b2在第一方向d1上的长度可以小于隔离绝缘图案isp的第一底表面b1在第一方向d1上的长度。
113.隔离绝缘图案isp可以在对应的第一有源图案apa和对应的第二有源图案apb之间在第二方向d2上延伸得长。换句话说，隔离绝缘图案isp的第一底表面b1和第二底表面b2可以在第二方向d2上延伸得长，并且包括第三底表面b3的突起表面ps可以在第一底表面b1和第二底表面b2之间在第二方向d2上延伸得长。
114.图22是对应于图12的线i-i'的截面图，以示出根据发明构思的一些实施方式的半导体器件。在下文，为了说明的容易和方便，将主要描述本实施方式与参照图12至图14描述的实施方式之间的差异。
115.参照图12和图22，隔离绝缘图案isp可以设置在第一有源图案apa中的对应一个和第二有源图案apb中的对应一个之间。隔离绝缘图案isp可以在对应的第一有源图案apa和对应的第二有源图案apb之间在第二方向d2上延伸得长。隔离绝缘图案isp的第一侧壁s1可以与对应的第一有源图案apa的侧壁接触，隔离绝缘图案isp的第二侧壁s2可以与对应的第二有源图案apb的侧壁接触。隔离绝缘图案isp的底表面b1、b2和b3可以在第一侧壁s1和第二侧壁s2之间与基板100接触，并且可以在第二方向d2上延伸得长。
116.在本实施方式中，隔离绝缘图案isp的底表面b1、b2和b3可以包括与对应的第一有源图案apa相邻的第一底表面b1、与对应的第二有源图案apb相邻的第二底表面b2以及从第一底表面b1和第二底表面b2朝向隔离绝缘图案isp的内部突出的突起表面ps。突起表面ps可以包括第三底表面b3，第三底表面b3可以相对于基板100的底表面100l位于比第一底表面b1和第二底表面b2更高的高度。隔离绝缘图案isp的第一底表面b1和第二底表面b2可以在第二方向d2上延伸得长，并且包括第三底表面b3的突起表面ps可以在第一底表面b1和第二底表面b2之间在第二方向d2上延伸得长。
117.在一些实施方式中，第三底表面b3可以相对于基板100的底表面100l位于比第一器件隔离图案st1的底表面st1_b和第二器件隔离图案st2的底表面st2_b更高的高度。在一些实施方式中，隔离绝缘图案isp的第一底表面b1可以相对于基板100的底表面100l位于与第一器件隔离图案st1的底表面st1_b基本上相同的高度或比第一器件隔离图案st1的底表面st1_b更低的高度，隔离绝缘图案isp的第二底表面b2可以相对于基板100的底表面100l位于与第二器件隔离图案st2的底表面st2_b基本上相同的高度或比第二器件隔离图案st2的底表面st2_b更低的高度。
118.在一些实施方式中，隔离绝缘图案isp的突起表面ps可以设置为与到对应的第一有源图案apa的侧壁相比更靠近对应的第二有源图案apb的侧壁。在这种情况下，隔离绝缘图案isp的第二底表面b2在第一方向d1上的长度可以小于隔离绝缘图案isp的第一底表面b1在第一方向d1上的长度。
119.第一有源图案apa和第二有源图案apb、第一器件隔离图案st1和第二器件隔离图案st2以及隔离绝缘图案isp可以通过参照图17至图21描述的制造半导体器件的方法形成在基板100上。
120.根据发明构思的实施方式，可以容易地制造包括具有各种宽度或节距的有源图案
的半导体器件。此外，可以使用通过使用单个光掩模的单个曝光工艺形成的光致抗蚀剂图案来形成有源图案，因此可以降低半导体器件的制造成本。
121.尽管已经描述了发明构思的一些实施方式，但是发明构思不限于上述实施方式，本领域普通技术人员将理解，在不脱离发明构思的精神和范围的情况下，可以在其中进行形式和细节上的变化。
122.本技术要求于2020年12月17日在韩国知识产权局提交的韩国专利申请第10-2020-0177715号的优先权，其公开内容通过引用整体地结合于此。