半导体装置及其形成方法与流程

1.本揭示案是关于一种具有减少晶圆劣化的沟槽结构的半导体装置，以及形成此装置的方法。


背景技术：

2.诸如互补金属氧化物半导体(complementary metal-oxide-semiconductor,cmos)集成电路(例如，cmos影像感测器)的半导体装置可包括彼此堆叠的多个半导体裸晶。通常，此种半导体装置包括密封环结构。密封环结构为一种结构，其形成在刻划线与半导体装置电路之间且经设计以部分地减少或防止在切割或锯切半导体装置的晶圆时发生晶圆裂化。


技术实现要素：

3.在一些实施方式中，本揭示案的一种半导体装置包括：第一晶圆，具有在第一晶圆的主体之中的密封环结构的第一部分；第二晶圆，具有在第二晶圆的主体之中的密封环结构的第二部分，其中第二晶圆与第一晶圆贴合，使密封环结构的第二部分在密封环结构的第一部分之上；以及沟槽结构，具有在第一晶圆之中的第一沟槽和在第二晶圆之中的第二沟槽，其中第一沟槽和第二沟槽在密封环结构的同侧。
4.在一些实施方式中，本揭示案的一种形成半导体装置的方法包括：形成第一沟槽并与第一晶圆的主体中的密封环结构的第一部分相邻；形成第二沟槽并与第二晶圆的主体中的密封环结构的第二部分相邻；以及贴合第一晶圆与第二晶圆，使第二沟槽的开口至少部分与第一沟槽的开口重叠。
5.在一些实施方式中，本揭示案的一种半导体装置包括：第一晶圆，具有在第一晶圆的主体之中的密封环结构的第一部分；第二晶圆，具有在第二晶圆的主体之中的密封环结构的第二部分；以及沟槽结构，此沟槽结构进一步具有：第一沟槽，位于第一晶圆中密封环结构上的第一侧；第二沟槽，位于第二晶圆中密封环结构上的第一侧；第三沟槽，位于第一晶圆中密封环结构上的第一侧并与第一沟槽相邻；以及第四沟槽位于第二晶圆中密封环结构上的第一侧并与第二沟槽相邻。
附图说明
6.当结合附图阅读时，可自以下详细描述最佳地理解本揭示案的态样。应注意，根据行业上的标准实务，各种特征未按比例绘制。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
7.图1为可在其中实施本文所述系统及/或方法的示例性的环境的示图；
8.图2为本文所述的示例性半导体装置的示图；
9.图3a至图3d为本文所述的实施例的示图；
10.图4a至图4d为本文所述的实施例的示图；
11.图5a至图5c为本文所述的实施例的示图；
12.图6a至图6j为本文所述的示例性半导体结构的示图；
13.图7a至图7i为本文所述的示例性半导体结构的示图；
14.图8为图1的一或更多个元件的示例性元件的示图；
15.图9为关于形成沟槽结构的示例性的制程的流程图。
16.【符号说明】
17.100:环境
18.102:沉积制程
19.104:蚀刻制程
20.106:平坦化制程
21.108:接合制程
22.110:晶圆/裸晶运输制程
23.200:半导体装置
24.202:第一晶圆
25.204:主体
26.206:金属结构
27.208:半导体结构
28.210:第二晶圆
29.212:主体
30.214:金属结构
31.216:半导体结构
32.218:界面
33.220:接合区域
34.222:金属接合结构
35.224:密封环结构
36.226:沟槽结构
37.300:实施例
38.302:凹槽部分
39.304:金属元件
40.306:沟槽
41.400:实施例
42.402:凹槽部分
43.404:金属元件
44.406:沟槽
45.500:实施例
46.502:热
47.800:装置
48.810:总线
49.820:处理器
50.830:记忆体
51.840:储存元件
52.850:输入元件
53.860:输出元件
54.870:传输元件
55.900:制程
56.910:步骤
57.920:步骤
58.930:步骤
具体实施方式
59.以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例或实例。以下描述元件及布置的特定实例以简化本揭示案。当然，此些仅为实例，且并不意欲为限制性的。举例而言，在如下描述中第一特征在第二特征之上或在第二特征上形成可包括其中第一特征与第二特征形成为直接接触的实施例，且亦可包括其中额外特征可在第一特征与第二特征之间形成而使得第一特征与第二特征可不直接接触的实施例。另外，本揭示案可在各种实例中重复元件符号及/或字母。此重复是出于简化及清楚目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。
60.另外，为了便于描述，可在本文中使用诸如“在
……
下面”、“在
……
下方”、“下部”、“在
……
上方”、“上部”及其类似术语的空间相对术语，以描述如诸图中所绘示的一个元件或特征与另一(另外)元件或特征的关系。除了诸图中所描绘的定向以外，此些空间相对术语意欲涵盖元件在使用中或操作中的不同定向。装置可以其他方式定向(旋转90度或以其他定向)，且可同样相应地解释本文中所使用的空间相对描述词。
61.密封环结构可形成在刻划线与半导体装置电路之间。密封环结构可经设计以部分地减少或防止在切割或锯切半导体装置的晶圆期间发生晶圆裂化。然而，在存在切割或锯切应力的情况下，密封结构可能无法充分防止晶圆裂化，尤其当半导体晶圆彼此粘贴(例如，堆叠且接合在一起)以形成半导体装置时。举例而言，cmos集成电路(例如，cmos影像感测器)可包括第一晶圆(例如，特定应用集成电路(application-specific integrated circuit,asic))及第二晶圆(例如，晶片上系统(system on chip,soc))，其中第一晶圆及第二晶圆在与形成cmos集成电路相关联的界面处接合。在此，密封环结构可形成在第一晶圆及/或第二晶圆中(例如，围绕cmos集成电路的周边)。然而，归因于接合界面的存在，密封环结构所提供的可靠性、裸晶锯切应力降低及/或污染预防可能不充分。应注意，随着半导体装置的尺寸变小，晶圆裂化的可能性愈大。
62.本文所述的一些实施提供用于减少或防止晶圆裂化的沟槽结构。举例而言，在一些实施中，半导体装置可包括第一晶圆，该第一晶圆包括在第一晶圆的主体内的密封环结构的第一部分；及第二晶圆，该第二晶圆包括在第二晶圆的主体内的密封环结构的第二部分。在此，第二晶圆粘贴至第一晶圆，以使得密封环结构的第二部分在密封环结构的第一部分之上。半导体装置进一步包括沟槽结构，此沟槽结构包括在第一晶圆中的第一沟槽及在第二晶圆中的第二沟槽，其中第一沟槽及第二沟槽分别在第一晶圆及第二晶圆的主体中的
密封环结构的同一侧上。
63.在一些实施中，本文所述的沟槽结构提高了密封环结构的可靠性，减小了在锯切或切割制程期间在半导体装置中引起的应力，及/或为密封环结构提供保护(例如，免于在晶圆锯切或切割期间由于充当锯切或切割终止层而受损)。举例而言，在一些实施中，沟槽结构减小了第一晶圆与第二晶圆的界面处的应力(例如，由来自裸晶锯切或切割制程的应力引起)，借此提高了可靠性并减小了界面处的应力，且因此减小了晶圆裂化的可能性。作为另一实例，沟槽结构可准许第一晶圆或第二晶圆有一定程度的膨胀或收缩(例如，由于热条件引起)，借此提高可靠性并减小界面处的应力，且因此减小晶圆裂化的可能性。另外，本文所述的沟槽结构可提高污染预防(例如，通过防止污染物渗入半导体装置电路)。出于此些原因，所述沟槽结构可提高半导体装置(诸如，cmos集成电路)的制造良率，并减少制造停机时间。
64.图1为可在其中实施本文所述的系统及/或方法的示例性的环境100的示图。如图1中所示，环境100可包括半导体处理制程102～108及晶圆/裸晶运输制程110。半导体处理制程102～108可包括沉积制程102、蚀刻制程104、平坦化制程106、接合制程108及/或另一半导体处理制程。示例性的环境100中所包括的制程可被包括在半导体洁净室、半导体代工厂、半导体处理及/或制造设施、或另一位置中。
65.沉积制程102为能够将各种类型的材料沉积至基板上的半导体处理制程。在一些实施中，沉积制程102包括旋涂制程，其能够在基板(诸如，晶圆)上沉积光阻层。在一些实施中，沉积制程102包括化学气相沉积(chemical vapor deposition,cvd)制程，诸如，电浆增强化学气相沉积(plasma enhanced chemical vapor deposition,pecvd)制程、高密度电浆化学气相沉积(high-density plasma chemical vapor deposition,hdp-cvd)制程、次大气压化学气相沉积(subatmospheric chemical vapor deposition,sacvd)制程、原子层沉积(atomic layer deposition,ald)制程、电浆增强原子层沉积(plasma-enhanced atomic layer deposition,peald)制程，或另一类型的化学气相沉积制程。在一些实施中，沉积制程102包括物理气相沉积(physical vapor deposition,pvd)制程，诸如，溅射制程或另一类型的物理气相沉积制程。在一些实施中，示例性的环境100包括多种类型的沉积制程102。
66.蚀刻制程104为能够蚀刻基板、晶圆或半导体装置的各种类型的材料的半导体处理制程。举例而言，蚀刻制程104可包括湿式蚀刻制程、干式蚀刻制程，及/或另一类型的蚀刻制程。湿式蚀刻制程可包括化学蚀刻制程或另一类型的湿式蚀刻制程，后者包括填充有蚀刻剂的腔室。可将基板放置在此腔室中历时特定的时段，以移除基板的特定量的一或更多个部分。干式蚀刻制程可包括电浆蚀刻制程、激光蚀刻制程、反应性离子蚀刻制程，或气相蚀刻制程等等。干式蚀刻制程可使用溅射技术、电浆辅助蚀刻技术(例如，电浆溅射技术或另一类型的技术，涉及使用电离气体各向同性地或定向地蚀刻一或更多个部分)或另一类型的干式蚀刻技术来移除基板的一或更多个部分。
67.平坦化制程106为能够研磨或平坦化晶圆或半导体装置的各种层的半导体处理制程。举例而言，平坦化制程106可包括化学机械平坦化(chemical mechanical planarization,cmp)制程，及/或研磨或平坦化已沉积或已电镀材料的层或表面的另一类型的平坦化制程。平坦化制程106可通过化学及机械力的组合(例如，化学蚀刻及自由磨料
研磨)来研磨或平坦化半导体装置的表面。平坦化制程106可利用磨蚀性及腐蚀性的化学浆料结合研磨垫及固定环(例如，通常有比半导体装置大的直径)。可通过动态研磨头将研磨垫及半导体装置压在一起，并通过固定环将其固定就位。动态研磨头可绕不同的旋转轴线旋转以移除材料并且平整半导体装置的任何不规则形貌，从而使半导体装置平直或平坦。
68.接合制程108为能够将两个或更多个晶圆(或两个或更多个半导体基板，或两个或更多个半导体装置)接合在一起的半导体处理制程。举例而言，接合制程108可包括能够在两个或更多个晶圆之间形成共晶接合的共晶接合制程。在此些实例中，接合制程108可加热两个或更多个晶圆以在两个或更多个晶圆的材料之间形成共晶系统。
69.晶圆/裸晶运输制程110包括移动机器人、机械臂、电车或有轨车、高架吊装移送(overhead hoist transfer,oht)车辆、自动化材料搬运系统(automated material handling system,amhs)，及/或用以在半导体处理制程102～108之间运输晶圆及/或裸晶及/或将晶圆及/或裸晶运输至其他位置(诸如，晶圆架、储存室及/或另一位置)及自此些其他位置运输晶圆及/或裸晶的另一类型的制程。在一些实施中，晶圆/裸晶运输制程110可为在特定路径上行进及/或可半自主地或自主地操作的程序化制程。
70.提供图1中所示的制程的数目及布置作为一或更多个实例。实务上，可能存在额外制程、更少制程、不同制程，或与图1中所示不同地布置的制程。另外，可将图1中所示的两个或更多个制程实施在单个制程内，或可将图1中所示的单个制程实施为多个、分散式的制程。另外地或替代地，环境100的一组制程(例如，一或更多个制程)可执行被描述为由环境100的另一组制程执行的一或更多个功能。
71.图2为本文所述的示例性半导体装置200的示图。图2示出接合至第二晶圆的第一晶圆，其中沟槽结构围绕形成于第一晶圆及第二晶圆内的密封环结构。在一些实施中，半导体装置200包括图2中未示出的一或更多个层，诸如，一或更多个阻障层、粘着层、金属栅极、基板、互连件、凹槽(例如，通孔)或半导体结构，除了其他实例以外。在一些实施中，半导体装置200可包括(除了其他实例以外)互补金属氧化物半导体(cmos)影像感测器(cis)、三维集成电路(integrated circuit,ic)或三维电阻式随机存取记忆体元件(3d rram)，或可被包括在上述各者内。
72.如图2中所示，半导体装置200包括接合至第二晶圆210的第一晶圆202。在一些实施中，第一晶圆202及/或第二晶圆210可包括soc或asic。举例而言，第一晶圆202可包括soc或asic中的一者且第二晶圆210可包括soc或asic中的另一者，第一晶圆202及第二晶圆210均可包括soc，或第一晶圆202及第二晶圆210均可包括asic，除了其他配置以外。
73.如图2中所示，半导体装置包括具有主体204的第一晶圆202及具有主体212的第二晶圆210。第一晶圆202在主体204中包括一或更多个金属结构206及一或更多个半导体结构208。第二晶圆210在主体212中包括一或更多个金属结构214及一或更多个半导体结构216。如进一步示出，第一晶圆202及第二晶圆210在接合区域220中的界面218处接合。半导体装置200进一步包括金属接合结构222，其中金属接合结构222的元件处在密封环结构224的部分之间。半导体装置200进一步包括沟槽结构226(例如，在密封环结构224的一或更多个侧上的一或更多个沟槽)。
74.第一晶圆202可在主体204中包括一或更多个材料层，诸如，介电材料、多晶硅材料及/或基板材料。介电材料可包括一或更多种金属间介电质、一或更多种层间介电质或一或
更多种介电接合结构，除了其他介电半导体结构以外。举例而言，介电材料可包括聚合物层、氮化硅层及/或二氧化硅层(例如，在主体204的底表面上以促进接合)，除了其他实例以外。多晶硅材料可包括诸如晶体管(例如，作为晶体管的栅极)的一或更多种半导体装置，或可被包括在此一或更多种半导体装置中。基板材料可用于半导体裸晶基板、半导体晶圆，或可在其中及/或其上形成半导体装置的另一类型的基板。在一些实施中，基板材料是由硅(si)、包括硅的材料、
ⅲ‑ⅴ
族化合物半导体材料(诸如，砷化镓(gaas))、绝缘体上硅(soi)或另一类型的半导体材料形成。
75.一或更多个金属结构206可包括金属材料的多个层及/或可安置在主体204的多个层内。在一些实施中，一或更多个金属结构206可为半导体装置200的密封环结构224的元件。在一些实施中，一或更多个金属结构206提供主体204内的晶格结构。在一些实施中，一或更多个金属结构206中的金属结构206具有比一或更多个金属结构206的厚度(例如，在正交于第一晶圆202的层方向的方向上，如图2中在上下方向上所示)大的宽度(例如，在第一晶圆202的层方向上，如图2中在左右方向上所示)。另外地或替代地，宽度可在平行于第一晶圆202的主体204的顶表面的方向上延伸。在一些实施中，金属结构206的宽度可在自大约100纳米(nm)至大约500nm的范围中。然而，金属结构206的宽度的其他值在本揭示案的范畴内。在一些实施中，一或更多个金属结构206以小于一或更多个金属结构206的宽度的深度(例如，如图2中自第一晶圆202的底表面量测)嵌入主体204内。以此方式，一或更多个金属结构206可为第一晶圆202提供锚固件，金属接合结构222的元件可连接至此锚固件以为半导体装置200提供结构支撑。
76.在一些实施中，一或更多个金属结构206中的第一金属结构206以第一深度嵌入，具有第一宽度且具有第一厚度；且一或更多个金属结构206中的第二金属结构206以第二深度嵌入，具有第二宽度且具有第二厚度，其中第二深度、第二宽度及/或第二厚度中的一或更多者分别与第一深度、第一宽度及/或第一厚度中的一或更多者不同。在一些实施中，一或更多个金属结构206包括铜材料、钨材料、钴材料及/或钌材料，除了其他金属材料以外。在一些实施中，一或更多个金属结构206可为半导体装置200的密封环结构224的元件。
77.一或更多个半导体结构208可包括例如深沟槽结构、浅沟槽结构、逻辑元件、晶体管结构，或另一类型的半导体结构。在一些实施中，一或更多个半导体结构208与一或更多个金属结构206绝缘及/或为一或更多个金属结构206提供绝缘。以此方式，一或更多个金属结构206可为半导体装置200提供结构支撑，而不会增大一或更多个半导体结构208之间短路的可能性。
78.第二晶圆210可在主体212中包括一或更多个材料层，诸如，介电材料、多晶硅材料及/或基板材料。介电材料可包括一或更多种金属间介电质、一或更多种层间介电质或一或更多种介电接合结构，除了其他介电半导体结构以外。举例而言，介电材料可包括聚合物层、氮化硅层及/或二氧化硅层(例如，在主体212的顶表面上以促进接合)，除了其他实例以外。多晶硅材料可包括诸如晶体管(例如，作为晶体管的栅极)的一或更多种半导体装置，或可被包括在此一或更多种半导体装置中。基板材料可用于半导体裸晶基板、半导体晶圆，或可在其中及/或其上形成半导体装置的另一类型的基板。在一些实施中，基板是由硅、包括硅的材料、
ⅲ‑ⅴ
族化合物半导体材料(诸如，砷化镓、绝缘体上硅)或另一类型的半导体材料形成。
79.一或更多个金属结构214可包括金属材料的多个层及/或可安置在主体212的多个层内。在一些实施中，一或更多个金属结构214可为半导体装置200的密封环结构224的元件。在一些实施中，一或更多个金属结构214可提供主体212内的晶格结构。在一些实施中，一或更多个金属结构214可包括具第一数量层的金属材料，其与一或更多个金属结构214具第二数量层的金属材料不同。在一些实施中，一或更多个金属结构214中的金属结构214具有比一或更多个金属结构206的厚度大的宽度。另外地或替代地，此宽度可在平行于第二晶圆210的主体212的顶表面的方向上延伸。在一些实施中，金属结构214的宽度可在自大约100nm至大约500nm的范围中。然而，金属结构214的宽度的其他值在本揭示案的范畴内。在一些实施中，一或更多个金属结构214以小于一或更多个金属结构214的宽度的深度(例如，如图2中自第二晶圆210的顶表面量测)嵌入主体212内。以此方式，一或更多个金属结构214可为第二晶圆210提供锚固件，金属接合结构可连接至此锚固件以为半导体装置200提供结构支撑。
80.在一些实施中，一或更多个金属结构214之中第一金属结构214以第三深度嵌入，具有第三宽度且具有第三厚度；且一或更多个金属结构214中的第二金属结构214以第四深度嵌入，具有第四宽度且具有第四厚度，其中第四深度、第四宽度及/或第四厚度中的一或更多者分别与第三深度、第三宽度及/或第三厚度中的一或更多者不同。在一些实施中，一或更多个金属结构214可具有与一或更多个金属结构206的深度、厚度及/或长度不同的深度、厚度及/或长度。在一些实施中，一或更多个金属结构214包括铜材料、钨材料、钴材料及/或钌材料，除了其他金属材料以外。在一些实施中，一或更多个金属结构214可为半导体装置200的密封环结构224的元件。
81.一或更多个半导体结构216可包括例如深沟槽结构、浅沟槽结构、逻辑元件、晶体管结构，或另一类型的半导体结构。在一些实施中，一或更多个半导体结构216与一或更多个金属结构214绝缘及/或为一或更多个金属结构214提供绝缘。以此方式，一或更多个金属结构214可为半导体装置200提供结构支撑，而不会增大一或更多个半导体结构216之间短路的可能性。
82.沟槽结构226包括一或更多个沟槽元件，其用于减少或防止半导体装置200的晶圆裂化。沟槽结构226包括一或更多个沟槽元件。在一些实施中，一或更多个沟槽元件中的沟槽元件包括在第一晶圆202的主体204中的沟槽及在第二晶圆210的主体212中的沟槽。举例而言，在图2中所示的半导体装置200中，沟槽结构226包括三个沟槽元件，其中每一沟槽元件包括在主体212中的沟槽及在主体204中的沟槽(例如，其中主体204中的沟槽被布置成在主体212中的对应沟槽之上)。
83.在一些实施中，沟槽结构206包括在密封环结构224的第一侧上的一组沟槽元件及在密封环结构224的第二(相对)侧上的一组沟槽元件。举例而言，在图2中所示的实施中，沟槽结构226包括在密封环结构224的第一(右)侧上的两个沟槽元件及在密封环结构224的第二(左)侧上的一个沟槽元件。作为另一实例，沟槽结构226可包括在密封环结构224的第一侧上的一个沟槽元件及在密封环结构224的第二侧上的一个沟槽元件。作为另一实例，沟槽结构226可包括在密封环结构224的第一侧上的三个沟槽元件及在密封环结构224的第二侧上的一个沟槽元件。作为另一实例，沟槽结构226可包括在密封环结构224的第一侧上的两个沟槽元件及在密封环结构224的第二侧上的两个沟槽元件。作为另一实例，沟槽结构226
可包括在密封环结构224的第一侧上的三个沟槽元件及在密封环结构224的第二侧上的两个沟槽元件。在一些实施中，在密封环结构224的给定侧上的沟槽元件的数量是基于密封环结构224与一或更多个半导体结构208之间的区域的大小。亦即，在一些实施中，可基于密封环结构224的给定侧上可用空间的量来选择在密封环结构224的给定侧上的沟槽元件的数量。在一些实施中，在密封环结构224的给定侧上包括较高数量的沟槽元件改良了由密封环结构224的给定侧上的沟槽元件提供的应力减小(例如，与在密封环结构224的给定侧上包括较低数量的沟槽元件相比较而言)。因此，在一些实施中，沟槽结构226可包括在密封环结构224的一或更多个侧上的多个沟槽元件，以便改良由沟槽结构226提供的应力减小或保护。
84.在一些实施中，给定沟槽元件中的第一沟槽的开口至少部分地与给定沟槽元件的第二沟槽的开口重叠。举例而言，如图2中所示，沟槽结构226的给定沟槽元件的上部沟槽至少部分地与沟槽结构226的给定沟槽元件的下部沟槽重叠。在一些实施中，给定沟槽元件的上部及下部沟槽的至少部分重叠增强了由沟槽结构226提供的应力减小或保护(例如，与其中上部及下部沟槽不重叠的沟槽元件相比较而言)。
85.在一些实施中，第一晶圆202的主体204中的沟槽结构226的沟槽的逻辑中心轴线可与第二晶圆210的主体212中的沟槽结构226的对应沟槽的逻辑中心轴线对准(例如，可以此逻辑中心轴线为中心)。亦即，在一些实施中，第一晶圆202中的沟槽可以第二晶圆210中的对应沟槽为中心。或者，在一些实施中，第一晶圆202的主体204中的沟槽结构226的沟槽的逻辑中心轴线可不与第二晶圆210的主体212中的沟槽结构226的对应沟槽的逻辑中心轴线对准(例如，可自其偏移)。在一些实施中，使用不以第二晶圆210的主体212中的沟槽结构226中的沟槽为中心的在第一晶圆202的主体204中的沟槽结构226中的沟槽使得与接合第一晶圆202及第二晶圆210相关联的制程容限能够更易令人满意，借此提高良率并简化半导体装置200的制造。
86.在一些实施中，给定沟槽元件中的第一沟槽的宽度匹配给定沟槽元件的第二沟槽元件的宽度。举例而言，如图2中所示，沟槽结构226的给定沟槽元件的上部沟槽大致与沟槽结构226的对应下部沟槽元件的宽度相等。在一些实施中，匹配宽度的使用通过例如降低在执行用以在第一晶圆202的主体204及第二晶圆210的主体212中形成沟槽的蚀刻操作时所需的复杂性或调整而简化了半导体装置200的制造。
87.在一些实施中，给定沟槽元件中的第一沟槽的宽度与给定沟槽元件的第二沟槽元件的宽度不同。举例而言，沟槽结构226的给定沟槽元件的上部沟槽的宽度可小于沟槽结构226的对应下部沟槽元件的宽度。在一些实施中，使用不同宽度(例如，使得下部沟槽比上部沟槽更宽)使得与接合第一晶圆202及第二晶圆210相关联的制程容限能够更易令人满意，借此提高良率并简化半导体装置200的制造。
88.在一些实施中，沟槽结构226的沟槽元件中的给定沟槽的宽度可在自大约10nm至大约200nm的范围中。然而，沟槽结构226的沟槽元件中的给定沟槽的宽度的其他值在本揭示案的范畴内。在一些实施中，一对相邻沟槽(例如，在主体204中的一对相邻沟槽、在主体212中的一对相邻沟槽)之间的距离可在自大约20nm至大约100nm的范围中。然而，相邻沟槽之间的距离的其他值在本揭示案的范畴内。在一些实施中，密封环结构224的边缘与沟槽结构226的沟槽元件中的最接近沟槽之间的距离可在自大约50nm至大约100nm的范围中。然
而，密封环结构224与最接近沟槽之间的距离的其他值在本揭示案的范畴内。
89.在一些实施中，沟槽结构226的沟槽元件中给定沟槽的深度至少延伸至密封环结构224的一部分的表面。举例而言，如图2中所绘示，在主体204中的沟槽结构226的给定沟槽元件的沟槽深度延伸超过密封环结构224的金属结构206的最上部表面的深度。类似地，在主体212中的沟槽结构226的给定沟槽元件的沟槽的深度延伸超过密封件结构224的金属结构214的最下部表面的深度。在一些实施中，沟槽至少延伸至密封环结构224的此部分的表面的深度通过例如减小密封环结构224的此部分上的水平应力而增强了由沟槽结构226提供的应力减小或保护。
90.在一些实施中，沟槽结构226的沟槽元件中给定沟槽的深度至少延伸至半导体结构208的表面。举例而言，如图2中所绘示，在主体204中的沟槽结构226的给定沟槽元件的沟槽的深度至少延伸至在密封环结构224之上的半导体结构208的表面(例如，在主体204的表面上的另一沟槽结构)。在一些实施中，沟槽至少延伸至半导体结构208的表面的深度通过例如减小半导体结构208上的水平应力而增强了由沟槽结构226提供的应力减小或保护。
91.在一些实施中，沟槽结构226的沟槽元件中的给定沟槽的深度可比此给定沟槽的宽度大大约10倍至大约100倍。在一些实施中，基于金属结构206或金属结构214的深度来选择给定沟槽的深度(例如，可选择此深度以便确保给定沟槽延伸至金属结构206或金属结构214的表面)。
92.在一些实施中，沟槽结构226的沟槽元件中的给定沟槽可具有实质上垂直于半导体装置200的表面的一或更多个侧表面。举例而言，如图2中所示，在第一晶圆202的主体204内的沟槽结构226的沟槽的侧表面及在第二晶圆210的主体212内的沟槽结构226的沟槽的侧表面可实质上垂直于第一晶圆202及第二晶圆210的表面。另外地或替代地，沟槽结构226的沟槽元件中的给定沟槽可具有并非与半导体装置200的表面实质上垂直的一或更多个侧壁(例如，给定沟槽可具有倾斜的侧表面)。举例而言，在第一晶圆202的主体内的沟槽结构226中的一或更多个沟槽或在第二晶圆210的主体212内的沟槽结构226中的沟槽可具有并非与第一晶圆202及第二晶圆210的表面实质上垂直的一或更多个侧表面。在一些实施中，沟槽结构226中沟槽的形状可在沟槽结构226的沟槽之间变化。亦即，在一些实施中，沟槽结构226中给定的一对沟槽可具有不同形状(例如，由不同配置的侧表面及/或不同宽度来定义)。应注意，使用沟槽结构226中的不同侧表面配置或沟槽形状允许使用不同蚀刻配方或不同蚀刻制程来形成沟槽结构226的沟槽。以此方式，可简化沟槽结构226的形成。举例而言，因为沟槽结构226的沟槽不需要具有相同的侧表面配置或相同形状，所以可与在晶圆上形成其他沟槽同时地形成沟槽结构226的一或更多个沟槽，且沟槽结构226的不同沟槽可在不同时间使用不同制程、使用不同蚀刻配方或其类似者形成，意谓可在不明显增加处理步骤或处理时间的情况下执行沟槽结构226的形成。
93.第一晶圆202在界面218处接合至第二晶圆210。举例而言，在一些实施中，金属接合结构222的元件耦接至一或更多个金属结构206及一或更多个金属结构214并延伸经过界面218。金属接合结构222可包括铜基材料、钨基材料、铝基材料或另一金属材料。在一些实施中，金属接合结构222包括延伸经过界面218的一或更多个元件。在一些实施中，金属接合结构222的一或更多个元件可以大约90度的角度自一或更多个金属结构206延伸至一或更多个金属结构214。以此方式，当与以小于大约60度的角度安置的一或更多个元件相比较
时，此一或更多个元件可提供改良的结构支撑。在一些实施中，金属接合结构222的给定元件包括自金属结构206延伸至界面218的第一金属部分及自金属结构214延伸至界面218的第二金属元件，其中第一金属元件接合至第二金属元件。换言之，第一金属元件可在界面218处接合至第二金属元件。以此方式，可使用金属接合将第一晶圆202接合至第二晶圆210。
94.在一些实施中，基于在第一晶圆202的主体204内的金属结构206与第二晶圆210的主体212内的金属结构214之间延伸的金属接合结构222，半导体装置200可减少界面218处的裂化及/或可减小界面218处的应力。
95.在一些实施中，金属接合结构222的给定元件的第一金属元件可与金属接合结构222的给定元件的第二金属元件对准。换言之，包括第一金属元件及第二金属元件的接合对可与同一逻辑轴对准(例如，可沿同一逻辑轴延伸，及以同一逻辑轴为中心)。在一些实施中，第一金属元件及第二金属元件的长度(例如，自金属结构206或214中的一者至界面218)及/或宽度(例如，沿主体204或主体214中的一者的层)可大致相等，及/或可具有大致相等的形状。或者，第一金属元件及第二金属元件中的一者的长度(例如，自金属结构206或214中的一者至界面218)可大致相等，但可具有不同的宽度及/或可具有大致相等的形状，如图2中所绘示。
96.在一些实施中，可在界面218处使用主体204及/或主体212的一或更多个粘着层接合第一晶圆202的主体201在界面218处的表面与第二晶圆210的主体212在界面218处的表面。在一些实施中，主体204可包括多种介电材料的结构，其包括聚合物层、氮化硅层及/或二氧化硅层，除了其他示例性介电材料以外。举例而言，基于二氧化硅层用以使用热接合粘附至主体212(例如，主体212在界面218处的二氧化硅层)，多种介电材料的结构可包括在界面218处的二氧化硅层。因此，在一些实施中，可使用混合接合将第一晶圆202接合至第二晶圆210，此混合接合包括金属接合结构222的元件之间的金属接合及主体204与主体212之间的介电接合(例如，使用热接合)。在一些实施中，可使用混合接合将第一晶圆202接合至第二晶圆210，此混合接合可在大约摄氏100度至大约摄氏300度的范围中的温度下形成。当与可能需要高于摄氏300度中温度的其他接合技术相比较时，此可节省用以形成混合接合的能量。
97.在一些实施中，基于具有第一晶圆202与第二晶圆210之间在界面218处的混合接合，且金属接合结构222在第一晶圆202的主体204内的一或更多个金属结构206与第二晶圆210的主体212内的一或更多个金属结构214之间延伸，半导体装置200可进一步减少界面218处的裂化及/或可进一步减小界面218处的应力。
98.如上所示，作为实例提供图2。其他实例可与关于图2所述内容不同。
99.图3a至图3d为本文所述的实施例300的示图。实施例300可为用于形成半导体装置200的第二晶圆210的示例性的制程。在一些实施中，晶圆包括asic或soc。第二晶圆210可包括图3a至图3d中未示出的一或更多个额外元件、结构及/或层。
100.如图3a中所示，实施例300可包括形成第二晶圆210的主体212内的一或更多个金属结构214及/或一或更多个半导体结构216。在一些实施中，沉积制程(例如，沉积制程102)在第二晶圆210的主体212内沉积一或更多个金属结构214的材料及/或一或更多个半导体结构216的材料。举例而言，沉积制程可在第二晶圆210的主体212的凹槽部分(例如，基于蚀
刻制程的蚀刻操作形成)内沉积一或更多个金属结构214的材料及/或一或更多个半导体结构216的材料。在一些实施中，沉积制程使用化学气相沉积或物理气相沉积(除了其他实例以外)在第二晶圆210的主体212的凹槽部分内沉积一或更多个金属结构214的材料及/或一或更多个半导体结构216的材料。在一些实施中，沉积制程可在一或更多个金属结构214及/或一或更多个半导体结构216的元件上及/或在其之间沉积第二晶圆210的主体212的一或更多个层。举例而言，沉积制程可在一或更多个金属结构214的顶表面上沉积一或更多个介电层。
101.在一些实施中，平坦化制程(例如，平坦化制程)可研磨及/或平坦化第二晶圆210的主体212(例如，在形成一或更多个金属结构214之后及/或在沉积主体212的一或更多个层之后)以形成第二晶圆210的实质上平坦的顶表面。以此方式，第二晶圆210(例如，主体212)的顶表面可适合于接合至第一晶圆202。
102.如图3b中所示，实施例300可包括在第二晶圆210的主体212的顶表面中形成一组凹槽部分302。在一些实施中，蚀刻制程(例如，蚀刻制程104)可蚀刻第二晶圆210的主体212的顶表面的一或更多个部分以形成此组凹槽部分302。在一些实施中，蚀刻制程形成此组凹槽部分302以自第二晶圆210的主体212的顶表面延伸至一或更多个金属结构214。
103.如图3c中所示，实施例300可包括在第二晶圆210的此组凹槽部分302内沉积一组金属元件304。在一些实施中，沉积制程(例如，沉积制程102)在此组凹槽部分302内沉积此组金属元件304的材料。在一些实施中，沉积制程使用化学气相沉积、物理气相沉积及/或重流(除了其他实例以外)以在第二晶圆210的此组凹槽部分302内沉积此组金属元件304的材料。在一些实施中，沉积制程在多个层中沉积此组金属元件304。举例而言，沉积制程可在用于沉积此组金属元件304的制程中沉积一或更多个种晶层(例如，三个种晶层)。在一些实施中，沉积制程可在第二晶圆210的此组凹槽部分302内沉积一或更多个阻障层及/或粘着层，以减少此组金属元件304电子迁移至主体212中及/或减少此组金属元件304自主体212及/或自一或更多个金属结构214的剥离。
104.如图3d中所示，实施例300可包括在第二晶圆210的主体212的顶表面中形成一组沟槽306。在一些实施中，蚀刻制程(例如，蚀刻制程104)可蚀刻第二晶圆210的主体212的顶表面的一或更多个部分以形成此组沟槽306。在一些实施中，蚀刻制程形成此组沟槽306以自第二晶圆210的主体212的顶表面延伸至至少延伸至一或更多个金属结构214的底表面的深度的深度。
105.如上所示，提供图3a至图3d作为实例。其他实例可不同于关于图3a至图3d所述内容。
106.图4a至图4d为本文所述的实施例400的示图。实施例400可为用于形成半导体装置200的第一晶圆202的示例性的制程。在一些实施中，晶圆包括soc或asic。第一晶圆202可包括图4a至图4d中未示出的一或更多个额外元件、结构及/或层。
107.如图4a中所示，实施例400可包括形成第一晶圆202的主体204内的一或更多个金属结构206及/或一或更多个半导体结构208。在一些实施中，沉积制程(例如，沉积制程102)在第一晶圆202的主体204内沉积一或更多个金属结构206的材料及/或一或更多个半导体结构208的材料。举例而言，沉积制程可在第一晶圆202的主体204的凹槽部分(例如，基于蚀刻制程的蚀刻操作形成)内沉积一或更多个金属结构206的材料及/或一或更多个半导体结
构208的材料。在一些实施中，沉积制程使用化学气相沉积或物理气相沉积(除了其他实例以外)在第一晶圆202的主体204的凹槽部分内沉积一或更多个金属结构206的材料及/或一或更多个半导体结构208的材料。在一些实施中，沉积制程可在一或更多个金属结构206及/或一或更多个半导体结构208的元件上及/或在其之间沉积第一晶圆202的主体204的一或更多个层。举例而言，沉积制程可在一或更多个金属结构206的顶表面上沉积一或更多个介电层。
108.在一些实施中，平坦化制程(例如，平坦化制程)可研磨及/或平坦化第一晶圆202的主体204(例如，在形成一或更多个金属结构206之后及/或在沉积主体204的一或更多个层之后)以形成第一晶圆202的实质上平坦的顶表面。以此方式，第一晶圆202(例如，主体204)的顶表面可适合于接合至第二晶圆210。
109.如图4b中所示，实施例400可包括在第一晶圆202的主体204的顶表面中形成一组凹槽部分402。在一些实施中，蚀刻制程(例如，蚀刻制程104)可蚀刻第一晶圆202的主体204的顶表面的一或更多个部分以形成此组凹槽部分402。在一些实施中，蚀刻制程形成此组凹槽部分402以自第一晶圆202的主体204的顶表面延伸至一或更多个金属结构206。
110.如图4c中所示，实施例400可包括在第一晶圆202的此组凹槽部分402内沉积一组金属元件404。在一些实施中，沉积制程(例如，沉积制程102)在此组凹槽部分402内沉积此组金属元件404的材料。在一些实施中，沉积制程使用化学气相沉积、物理气相沉积及/或重流(除了其他实例以外)以在第一晶圆202的此组凹槽部分402内沉积此组金属元件404的材料。在一些实施中，沉积制程在多个层中沉积此组金属元件404。举例而言，沉积制程可在用于沉积此组金属元件404的制程中沉积一或更多个种晶层(例如，三个种晶层)。在一些实施中，沉积制程可在第一晶圆202的此组凹槽部分402内沉积一或更多个阻障层及/或粘着层，以减少此组金属元件404电子迁移至主体204中及/或减少此组金属元件404自主体204及/或自一或更多个金属结构206的剥离。
111.在一些实施中，此组金属元件404可由与此组金属元件304(在图3c中示出)相同的材料形成。举例而言，此组金属元件404及此组金属元件304可由铜基材料、钨基材料或钛基材料(除了其他实例以外)形成。
112.如图4d中所示，实施例400可包括在第一晶圆202的主体204的顶表面中形成一组沟槽406。在一些实施中，蚀刻制程(例如，蚀刻制程104)可蚀刻第一晶圆202的主体204的顶表面的一或更多个部分以形成此组沟槽406。在一些实施中，蚀刻制程形成此组沟槽406以自第一晶圆202的主体204的顶表面延伸至至少延伸至一或更多个金属结构206的底表面的深度的深度。在一些实施中，沟槽406定位在用以匹配已形成或将形成在第二晶圆210中的沟槽306的位置的位置(例如，以使得当第一晶圆202接合至第二晶圆210时，沟槽406及沟槽306将至少部分地重叠)。
113.如上所示，提供图4a至图4d作为实例。其他实例可不同于关于图4a至图4d所述内容。在一些实施中，实施例400可为与实施例300相同的制程。在一些实施中，基于一或更多个金属结构206与一或更多个金属结构214之间的差别，实施例400可与实例300不同。另外地或替代地，实施例400可包括在第一晶圆202上形成asic，且实施例300可包括在第二晶圆210上形成soc，且反之亦然。
114.图5a至图5c为本文所述的实施例500的示图。实施例500可为用于将第一晶圆202
接合至第二晶圆210以形成半导体装置200的示例性的制程。在一些实施中，第一晶圆202及/或第二晶圆210包括soc。另外地或替代地，第一晶圆202及/或第二晶圆210包括asic。第一晶圆202及/或第二晶圆210可包括图5a至图5c中未示出的一或更多个额外元件、结构及/或层。
115.如图5a中所示，翻转第一晶圆202，以使得在图3a至图3d中示为第一晶圆202的顶表面的表面现在图5a中被示为第一晶圆202的底表面。在一些实施中，晶圆/裸晶运输制程(例如，晶圆/裸晶运输制程110)翻转第一晶圆202。在一些实施中，晶圆/裸晶运输制程将此组沟槽406定位成最接近此组沟槽306及/或与此组沟槽306对准(例如，使得此组沟槽406的开口至少部分地与此组沟槽306的开口重叠)。或者，晶圆/裸晶运输制程可翻转第二晶圆210以将此组沟槽306定位成最接近此组沟槽406及/或与此组沟槽406对准(例如，使得此组沟槽306的开口至少部分地与此组沟槽406的开口重叠)。
116.如图5b中所示，可将热502施加至第一晶圆202的底表面及/或施加至第二晶圆210的顶表面。在一些实施中，接合制程(例如，接合制程108)将热502施加至第一晶圆202的底表面及/或施加至第二晶圆210的顶表面。接合制程可在大约摄氏100度至大约摄氏300度的范围内的温度下施加热502。举例而言，此温度可与此组金属元件304及/或此组金属元件404的材料的熔融温度相关联。以此方式，第一晶圆202的接合层(例如，为氧基材料)可与第二晶圆210的接合层接合。另外地或替代地，与仅使用介电材料的接合层所形成的接合相比，此组金属元件304可以较低量的热502与此组金属元件404形成接合(例如，共价接合)。此可节省与制造半导体装置(例如，包括第一晶圆202及第二晶圆210的半导体装置200)的制造相关联的能量资源。
117.如图5c中所示，基于第一晶圆202的底表面接触第二晶圆210的顶表面，第一晶圆202可接合至第二晶圆210。举例而言，基于施加至第一晶圆202的底表面及第二晶圆210的顶表面的热及/或压力，第一晶圆202可接合至第二晶圆210。在一些实施中，接合制程(例如，接合制程108)及/或晶圆/裸晶运输制程(例如，晶圆/裸晶运输制程110)可将第一晶圆202定位成与第二晶圆210接触。如所示出，一或更多个金属结构206及一或更多个金属结构214可经布置以形成密封环结构224。
118.如图5c中进一步示出，此组沟槽306及此组沟槽406可经布置以形成沟槽结构226。沟槽结构226包括成对的沟槽306/406，其自一或更多个金属结构206的至少(顶)表面经由界面218延伸至一或更多个金属结构214的至少(底)表面。基于沟槽结构226以此方式延伸经过界面218，在第一晶圆202与第二晶圆210的接合中引起的应力可得以减小，借此减小了第一晶圆202与第二晶圆210之间裂化的可能性。
119.如图5c中进一步示出，此组金属元件304及此组金属元件404可接合在一起以形成金属接合结构222。金属接合结构222包括一或更多对金属元件304/404，其自一或更多个金属结构206经由界面218延伸至一或更多个金属结构214。基于一或更多对金属元件304/404在一或更多个金属结构206与一或更多个金属结构214之间延伸并耦接一或更多个金属结构206及一或更多个金属结构214，可改良第一晶圆202与第二晶圆210之间的接合。举例而言，此接合可导致第一晶圆202与第二晶圆210之间减小的横向偏移，此可减小第一晶圆202与第二晶圆210之间裂化的可能性。
120.如上所示，提供图5a至图5c作为实例。其他实例可不同于关于图5a至图5c所述内
容。
121.图6a至图6j为本文所述的示例性半导体装置200的示图。示例性半导体装置200可包括针对图2至图5c中的任一者中所示的沟槽结构226的替代方案。所述替代方案可被包括在半导体装置200的第一晶圆202及/或第二晶圆210中，且可替代关于图2至图5c所述的对应元件或可为对于关于图2至图5c所述的对应元件的补充。此些替代方案可通过虑及第一晶圆202及第二晶圆210之间的不同形状及未对准的沟槽元件而简化制造制程。
122.图6a为半导体装置200的实施例，其中沟槽结构226中的沟槽的宽度会在沟槽结构226的沟槽之间变化。如图6a中所示，沟槽结构226中的沟槽中的一或更多者可具有与沟槽结构226中的一或更多个其他沟槽不同的宽度。应注意，如所示出，沟槽宽度可在第一晶圆202的主体204中的沟槽之间变化，可在第二晶圆210的主体212中的沟槽之间变化，或可在第一晶圆202的主体204及第二晶圆210的主体212中的沟槽之间变化。在一些实施中，如上所述，使用不同宽度(例如，使得给定沟槽元件的第一沟槽比此给定沟槽元件的第二沟槽更宽)使得与接合第一晶圆202及第二晶圆210相关联的制程容限能够更易令人满意，借此提高良率并简化半导体装置200的制造。
123.图6b为半导体装置200的实施例，其中第一晶圆202的主体204中的沟槽结构226的沟槽的逻辑中心轴线可不与第二晶圆210的主体212中的沟槽结构226的对应沟槽的逻辑中心轴线对准(例如，可自其偏移)。如图6b中所示，第一晶圆202的主体204中的沟槽结构226的沟槽的逻辑中心轴线可不与第二晶圆210的主体212中的沟槽结构226的对应沟槽的逻辑中心轴线对准(亦即，第一晶圆202的主体204中的沟槽结构226的沟槽不以第二晶圆210的主体212中的沟槽结构226的对应沟槽为中心)。应注意，在此实例中，部分地由于使用具有不同宽度的沟槽，第一晶圆202的主体204中的沟槽的开口仍至少部分地与第二晶圆210的主体212中的沟槽的开口重叠。在一些实施中，如上所述，在主体204中使用不以主体212中的沟槽为中心的沟槽使得与接合第一晶圆202及第二晶圆210相关联的制程容限能够更易令人满意，借此提高良率并简化半导体装置200的制造。
124.图6c及图6d为半导体装置200的实施例，其中沟槽结构226中的沟槽的侧表面配置及沟槽形状会在沟槽结构226的沟槽之间变化。如图6c及图6d中所示，沟槽结构226中的沟槽中的一或更多者可具有倾斜的侧表面且一或更多个沟槽可具有不倾斜的侧表面(例如，以使得沟槽形状在沟槽之间变化)。应注意，如所示出，侧表面配置及沟槽形状可在第一晶圆202的主体204中的沟槽之间变化，可在第二晶圆210的主体212中的沟槽之间变化，或可在第一晶圆202的主体204及第二晶圆210的主体212中的沟槽之间变化。如以上所述，在沟槽结构226中使用不同的侧表面配置或沟槽形状允许使用不同的蚀刻配方或不同的蚀刻制程形成沟槽结构226的沟槽，此可简化沟槽结构226的形成(例如，通过使沟槽结构226的一或更多个沟槽能够与在晶圆上形成其他沟槽同时地形成，及/或使沟槽结构226的不同沟槽能够在不同时间、使用不同制程、使用不同蚀刻配方或其类似者形成)。
125.图6e及图6f为半导体装置200的实施例，其中第一晶圆202的主体204内的沟槽结构226的沟槽的开口不与第二晶圆210的主体212内的沟槽结构226的沟槽的开口重叠。在一些实施中，此种配置可减小晶圆裂化的可能性(例如，与无沟槽结构226的半导体装置相比较而言)。在一些实施中，在主体204中使用不与主体212中的沟槽重叠的沟槽使得与接合第一晶圆202及第二晶圆210相关联的制程容限能够更易令人满意，借此提高良率并简化半导
体装置200的制造。
126.图6g为半导体装置200的实施例，其中沟槽结构226包括在密封环结构224的一个侧上的单个的、更宽的沟槽元件(例如，而非如图2的实施中所示的多个比较而言更薄的沟槽元件)。在一些实施中，密封环结构224的给定侧上的单个的、更宽的沟槽元件改良了沟槽元件所提供的应力减小，而同时简化了沟槽结构226的形成。
127.图6h为半导体装置200的实施例，其中沟槽结构226包括在密封环结构224的侧上的更高数量的沟槽元件(例如，与图2中所示的实施相比较而言)。在一些实施中，如上所述，在密封环结构224的给定侧上包括更高数量的沟槽元件改良了由密封环结构224的给定侧上的沟槽元件提供的应力减小。因此，在一些实施中，沟槽结构226可包括在密封环结构224的一或更多个侧上的多个沟槽元件，以便改良由沟槽结构226提供的应力减小或保护。
128.图6i及图6j为半导体装置200的实施例，其中第一晶圆202及第二晶圆210经由金属接合结构222进行金属接合(例如，第一晶圆202及第二晶圆210的介电层不在界面218处接合)。在图6j中所示的实例中，第一晶圆202及第二晶圆210的介电层在界面218处接合，且半导体装置200不包括金属接合结构222(例如，使得金属结构206及金属结构214不经由界面218连接)。在此些实例中，使用简化的或较低复杂度的接合制程可降低与制造半导体装置200相关联的成本及复杂性，而同时沟槽结构226仍提供如本文所述的改良的应力减小或保护。
129.如上所示，提供图6a至图6j作为实例。其他实例可不同于关于图6a至图6j所述内容。
130.图7a至图7i为本文所述的示例性半导体装置200的示图。此示例性半导体装置200可包括针对图2至图6j中的任一者中所示的此组金属元件304、此组金属元件404及/或金属接合结构222的替代方案。所述替代方案可被包括在第一晶圆202及/或第二晶圆210中，且可替代关于图2至图6j所述的对应元件或可为对于关于图2至图6j所述的对应元件的补充。图7a至图7i中所示的示例性半导体装置200可包括混合接合区域220，此组金属元件304及此组金属元件404在此处接合以形成金属接合结构222，且主体204的介电材料在此处与主体212的介电材料接合。此些替代方案可通过虑及不同形状及未对准的金属元件以将第一晶圆202接合至第二晶圆而简化制造制程。
131.如图7a中所示，金属接合结构222的此组金属元件304或此组金属元件404中的一或更多者可具有与在图2中所示的半导体装置的实施例中所示数量不同数量的金属元件。举例而言，在密封环结构224的最左边部分之间的一组金属元件304及一组金属元件404可包括两个金属元件的金属结构(而非三个金属元件，如图2中所示)。类似地，在密封环结构224的最右边部分之间的一组金属元件304及一组金属元件404可包括两个金属元件的金属结构(而非三个金属元件，如图2中所示)。
132.如图7b及图7c中所示，此组金属元件404中的一或更多者及/或此组金属元件304中的一或更多者可具有倾斜的侧表面。举例而言，此组金属元件404中的一或更多者及/或此组金属元件304中的一或更多者可具有梯形横截面。亦如图7b及图7c中所示，此组金属元件404中的一或更多者可具有与此组金属元件404中的一或更多个其他者不同的形状。类似地，此组金属元件304中的一或更多者可具有与此组金属元件304中的一或更多个其他者不同的形状。亦如图7b及图7c中所示，此组金属元件404可具有具有与此组金属元件404中的
一或更多个其他者不同的形状及/或不同的宽度的金属元件。类似地，此组金属元件304可具有具有与此组金属元件304中的一或更多个其他者不同的形状及/或不同的宽度的金属元件。
133.如图7d及图7e中所示，此组金属元件304及此组金属元件404的成对接合元件可能并非沿同一逻辑轴(例如，正交于界面218的逻辑轴)对准。举例而言，此组金属元件404的第一金属元件404可接合至此组金属元件304的第二金属元件304，其中第一金属元件404沿自第一金属结构206至界面218的第一逻辑轴延伸或以此第一逻辑轴为中心。第二金属元件304可沿自第二金属结构214至界面218的第二逻辑轴延伸或以此第二逻辑轴为中心，其中第一逻辑轴在横向上自第二逻辑轴移位。如图7d中所示，此组金属元件404可沿第一组逻辑轴延伸且可以此第一组逻辑轴为中心，且此组金属元件304可沿第二组逻辑轴延伸且可以此第二组逻辑轴为中心，第二组逻辑轴自第一组逻辑轴横向地移位，其中向图7d的左侧偏移。或者，如图7e中所示，此组金属元件404可沿第一组逻辑轴延伸且可以此第一组逻辑轴为中心，且此组金属元件304可沿第二组逻辑轴延伸且可以此第二组逻辑轴为中心，第二组逻辑轴自第一组逻辑轴横向地移位，其中向图7e的右侧偏移。
134.如图7f及图7g中所示，此组金属元件304的第一子集可接合至此组金属元件404的第一子集，且此组金属元件304的第二子集可与此组金属元件404的第二子集分离(例如，未接合)。举例而言，此组金属元件404可包括未接合至此组金属元件304中的任一金属元件的至少一个金属元件404。
135.如图7f中所示，未接合至此组金属元件304中的任一金属元件的至少一个金属元件404可包括非连续性金属元件404。换言之，此至少一个金属元件404中的第一元件可通过此组金属元件404中的接合至此组金属元件中的金属元件304的金属元件与此至少一个金属元件404中的第二元件分离。以此方式，即使金属接合结构222包括未接合至此组金属元件304中的任一金属元件的至少一个金属元件404，金属接合结构222仍可提供跨界面218的结构支撑，而无局部弱点。
136.如图7g中所示，一或更多个金属结构206及一或更多个金属结构214中的每一者可经由此组金属元件304及此组金属元件404中的至少一个接合对连接。以此方式，一或更多个金属结构206及一或更多个金属结构214中的每一者可为第一晶圆202与第二晶圆210之间的接合提供结构支撑。
137.如图7h及图7i中所示，此组金属元件304的第一子集可接合至此组金属元件404的第一子集，且此组金属元件304的第二子集可与此组金属元件404的第二子集分离。举例而言，此组金属元件404可包括不延伸至界面218的至少一个金属元件404，及/或此组金属元件304可包括不延伸至界面218的至少一个金属元件304。在一些实施中，一或更多个半导体制程(例如，接合制程108或沉积制程102)可在将第一晶圆202接合至第二晶圆210之前，在此组金属元件404的一或更多个元件上及/或在此组金属元件304上沉积焊料凸块。在一些实施中，此组金属元件404的一或更多个元件经由安置于界面218处的焊料凸块接合至第二金属元件304。
138.在一些实施中，焊料凸块包括焊料材料，诸如，锡与银材料、锡、锡与金材料，及/或无铅材料，除了其他实例以外。在一些实施中，焊料凸块改良了由焊料凸块分离开的此组金属元件304的第二子集与此组金属元件404的第二子集之间的粘附及/或接合。
139.如上所示，提供图7a至图7i作为实例。其他实例可不同于关于图7a至图7i所述内容。
140.图8为装置800的示例性元件的示图，其可对应于沉积制程102、蚀刻制程104、平坦化制程106、接合制程108及/或晶圆/裸晶运输制程110。在一些实施中，沉积制程102、蚀刻制程104、平坦化制程106、接合制程108及/或晶圆/裸晶运输制程110可包括一或更多个装置800及/或装置800的一或更多个元件。如图8中所示，装置800可包括总线810、处理器820、记忆体830、储存元件840、输入元件850、输出元件860，及传输元件870。
141.总线810包括能够在装置800的元件之间进行有线及/或无线通讯的元件。处理器820包括中央处理单元、图形处理单元、微处理器、控制器、微控制器、数字信号处理器、现场可程序化栅极阵列、特定应用集成电路及/或另一类型的处理元件。处理器820实施在硬件、固件或硬件与软件的组合中。在一些实施中，处理器820包括能够程序化以执行功能的一或更多个处理器。记忆体830包括随机存取记忆体、只读记忆体及/或另一类型的记忆体(例如，快闪记忆体、磁性记忆体及/或光学记忆体)。
142.储存元件840储存与装置800的操作有关的信息及/或软件。举例而言，储存元件840可包括硬盘驱动器、磁盘驱动器、光盘驱动器、固态磁盘驱动器、压缩光盘、数字多功能光盘，及/或另一类型的非暂时性计算机可读媒体。输入元件850使装置800能够接收输入，诸如，使用者输入及/或已读出的输入。举例而言，输入元件850可包括触控屏幕、键盘、小键盘、鼠标、按钮、麦克风、开关、感测器、全球定位系统元件、加速度计、陀螺仪及/或致动器。输出元件860使装置800能够提供输出，诸如，经由显示器、扬声器及/或一或更多个发光二极管。传输元件870使装置800能够与其他装置通讯，诸如，经由有线连接及/或无线连接。举例而言，传输元件870可包括接收器、发射器、收发器、数据机、网络接口卡及/或天线。
143.装置800可执行本文所述的一或更多个制程。举例而言，非暂时性计算机可读媒体(例如，记忆体830及/或储存元件840)可储存用于通过处理器820执行的一组指令(例如，一或更多个指令、代码、软件代码及/或程序码)。处理器820可执行此组指令以执行本文所述的一或更多个制程。在一些实施中，通过一或更多个处理器820来执行此组指令导致一或更多个处理器820及/或装置800执行本文所述的一或更多个制程。在一些实施中，可替代于此些指令或结合此些指令使用硬接线电路系统，以执行本文所述的一或更多个制程。因此，本文所述的实施并不限于硬件电路系统与软件的任何特定组合。
144.提供图8中所示的元件的数目及布置作为实例。相比于图8中所示的彼些，装置800可包括额外的元件、更少的元件、不同的元件或不同地布置的元件。另外地或替代地，装置800的一组元件(例如，一或更多个元件)可执行被描述为由装置800的另一组元件执行的一或更多个功能。
145.图9为与金属接合结构及其制造方法相关联的示例性的制程900的流程图。在一些实施中，可通过一或更多个半导体处理制程(例如，沉积制程102、蚀刻制程104、平坦化制程106、接合制程108及/或晶圆/裸晶运输制程110)执行图9的一或更多个制程方块。另外地或替代地，可通过装置800的一或更多个元件(诸如，处理器820、记忆体830、储存元件840、输入元件850、输出元件860及/或传输元件870)来执行图9的一或更多个制程方块。
146.如图9中所示，制程900可包括形成与第一晶圆的主体中的密封环结构的第一部分相邻的第一沟槽(方块910)。举例而言，如上所述，一或更多个半导体处理制程可形成与第
一晶圆(例如，第二晶圆210)的主体(例如，主体204)中的密封环结构的部分(例如，密封环结构224的金属结构206)相邻的第一沟槽(例如，沟槽406)。
147.如图9中进一步示出，制程900可包括形成与第二晶圆的主体中的密封环结构的第二部分相邻的第二沟槽(方块920)。举例而言，如上所述，一或更多个半导体处理制程可形成与第二晶圆(例如，第二晶圆210)的主体(例如，主体212)中的密封环结构的第二部分(例如，密封环结构224的金属结构214)相邻的第二沟槽(例如，沟槽406)。
148.如图9中进一步示出，制程900可包括粘贴第一晶圆及第二晶圆以使得第二沟槽的开口至少部分地与第一沟槽的开口重叠(方块930)。举例而言，如上所述，一或更多个半导体处理制程可粘贴第一晶圆及第二晶圆以使得第二沟槽的开口至少部分地与第一沟槽的开口重叠。
149.制程900可包括额外实施，诸如，任何单个实施，或以下所述及/或结合本文中别处所述的一或更多个其他制程的实施的任何组合。
150.在第一实施中，制程900包括形成与第一晶圆的主体中的第一沟槽相邻的第三沟槽(例如，沟槽306)，及形成与第二晶圆的主体中的第二沟槽相邻的第四沟槽(例如，沟槽406)，其中粘贴第一晶圆及第二晶圆以使得第四沟槽的开口至少部分地与第三沟槽的开口重叠。
151.在第二实施中，单独地或与第一实施相结合，制程900包括形成与第一晶圆的主体内的密封环结构的第一部分相邻的第三沟槽(例如，沟槽306)，此第三沟槽在密封环结构的与第一沟槽相对的侧上；及形成与第二晶圆的主体内的密封环结构的第二部分相邻的第四沟槽(例如，沟槽406)，此第四沟槽在密封环结构的与第二沟槽相对的侧上，其中粘贴第一晶圆及第二晶圆以使得第四沟槽的开口至少部分地与第三沟槽的开口重叠。
152.在第三实施中，单独地或与第一及第二实施中的任一者相结合，第二沟槽的开口的中心处的逻辑轴偏离第一沟槽的开口的中心处的逻辑轴。
153.在第四实施中，单独地或与第一至第三实施中的任一者相结合，第一沟槽的宽度与第二沟槽的宽度不同。
154.在第五实施中，单独地或与第一至第四实施中的任一者相结合，第一沟槽形成为延伸至密封环结构的第一部分或超过密封环结构的第一部分的深度，且其中第二沟槽形成为延伸至密封环结构的第二部分或超过密封环结构的第二部分的深度。
155.尽管图9示出了制程900的示例性方块，但在一些实施中，相比于图9中所描绘的彼些方块，制程900可包括额外的方块、更少的方块、不同的方块或不同地布置的方块。另外地或替代地，可并行地执行制程900的方块中的两者或更多者。
156.在一些实施中，沟槽结构226提高了密封环结构224的可靠性，减小了在锯切或切割制程期间在半导体装置200中引起的应力，及/或为密封环结构224提供保护(例如，免于在晶圆锯切或切割期间由于充当锯切或切割终止层而受损)。举例而言，在一些实施中，沟槽结构226减小了第一晶圆202与第二晶圆210的界面218处的应力(例如，由来自裸晶锯切或切割制程的应力引起)，借此提高了可靠性并减小了界面218处的应力，且因此减小了晶圆裂化的可能性。作为另一实例，沟槽结构226可准许第一晶圆202或第二晶圆210有一定程度的热膨胀或收缩(例如，由于热条件引起)，借此提高可靠性并减小界面218处的应力，且因此减小晶圆裂化的可能性。另外，沟槽结构226可提高污染预防(例如，通过防止污染物渗
入半导体装置电路)。出于此些原因，沟槽结构226可提高半导体装置200(例如，cmos集成电路)的制造良率。
157.如以上更详细地描述，本文所述的一些实施提供一种半导体装置。此半导体装置包括：第一晶圆，包括在第一晶圆的主体之中的密封环结构的第一部分；第二晶圆，包括在第二晶圆的主体之中的密封环结构的第二部分，其中第二晶圆与第一晶圆贴合，使密封环结构的第二部分在密封环结构的第一部分之上；以及沟槽结构，包括在第一晶圆之中的第一沟槽和在第二晶圆之中的第二沟槽，其中第一沟槽和第二沟槽在密封环结构的同侧。在一些实施例中，沟槽结构进一步包括在第一晶圆之中的第三沟槽和在第二晶圆之中的第四沟槽，其中第三沟槽和第四沟槽在与第一沟槽和第二沟槽相同的密封环结构的同侧。在一些实施例中，沟槽结构进一步包括在第一晶圆之中的第三沟槽和在第二晶圆之中的第四沟槽，其中第三沟槽和第四沟槽在与第一沟槽和第二沟槽不同的密封环结构的对面侧。在一些实施例中，第二沟槽的开口至少部分与第一沟槽的开口重叠。在一些实施例中，第一沟槽的宽度与第二沟槽的宽度不同。在一些实施例中，第二沟槽有至少延伸至密封环结构的第二部分的表面的深度。在一些实施例中，第二晶圆包括形成在第二晶圆的第一表面之上的半导体结构，以及其中第二沟槽从第二晶圆的第二表面延伸经过半导体结构的表面。在一些实施例中，第一沟槽的深度使第一沟槽至少延伸至密封环结构的第一部分的表面。
158.如以上更详细地描述，本文所述的一些实施提供一种形成半导体装置的方法。此方法包括形成第一沟槽，第一沟槽与第一晶圆的主体中的密封环结构的第一部分相邻；形成第二沟槽，第二沟槽与第二晶圆的主体中的密封环结构的第二部分相邻；以及贴合第一晶圆与第二晶圆，使第二沟槽的开口至少部分与第一沟槽的开口重叠。在一些实施例中，方法进一步包括：形成第三沟槽，第三沟槽与第一晶圆的主体中的第一沟槽相邻；以及形成第四沟槽，第四沟槽与第二晶圆的主体中的第二沟槽相邻，其中第一晶圆与第二晶圆贴合，使第四沟槽的开口至少部分与第三沟槽的开口重叠。在一些实施例中，方法进一步包括：形成第三沟槽，第三沟槽与第一晶圆的主体中的密封环结构的第一部分相邻，第三沟槽在与第一沟槽不同的密封环结构的相对侧；以及形成第四沟槽，第四沟槽与第二晶圆的主体中的密封环结构的第二部分相邻，第四沟槽在与第二沟槽不同的密封环结构的相对侧，其中第一晶圆和第二晶圆贴合，使第四沟槽的开口至少部分与第三沟槽的开口重叠。在一些实施例中，第二沟槽的开口的中心处的逻辑轴偏移第一沟槽的开口的中心处的逻辑轴。在一些实施例中，第一沟槽的宽度与第二沟槽的宽度不同。在一些实施例中，第一沟槽形成的深度延伸至或延伸经过密封环结构的第一部分，其中第二沟槽形成的深度延伸至或延伸经过密封环结构的第二部分。
159.如以上更详细地描述，本文所述的一些实施提供一种半导体装置。此半导体装置包括第一晶圆，包括在第一晶圆的主体之中的密封环结构的第一部分；第二晶圆，包括在第二晶圆的主体之中的密封环结构的第二部分；以及沟槽结构，包括：第一沟槽，第一沟槽位于第一晶圆中密封环结构上的第一侧，第二沟槽，第二沟槽位于第二晶圆中密封环结构上的第一侧，第三沟槽，第三沟槽位于第一晶圆中密封环结构上的第一侧，并与第一沟槽相邻，以及第四沟槽，第四沟槽位于第二晶圆中密封环结构上的第一侧，并与第二沟槽相邻。在一些实施例中，沟槽结构进一步包括：第五沟槽，第五沟槽位于第一晶圆中与密封环结构上的第一侧相对的密封环结构上的第二侧，以及第六沟槽，第六沟槽位于第二晶圆中密封
环结构上的第二侧。在一些实施例中，第一沟槽的开口至少部分与第二沟槽的开口重叠，以及第三沟槽的开口至少部分与第四沟槽的开口重叠。在一些实施例中，第一沟槽的开口与第二沟槽的开口相邻而不重叠，以及第三沟槽的开口与第四沟槽的开口相邻而不重叠。在一些实施例中，至少任一：第一沟槽的宽度与第二沟槽的宽度不同，或是第三沟槽的宽度与第四沟槽的宽度不同。在一些实施例中，沟槽结构的至少一个沟槽具有倾斜侧面。
160.前文概述了若干实施例的特征，使得熟悉此项技术者可较佳地理解本揭示案的态样。熟悉此项技术者应了解，他们可容易地使用本揭示案作为设计或修改用于实现相同目的及/或达成本文中所介绍的实施例的相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此些等效构造不脱离本揭示案的精神及范畴，且其可在不脱离本揭示案的精神及范畴的情况下在本文作出各种改变、替换及修改。