专利名称：功率放大电路的制作方法
技术领域：
本发明涉及采用场效应晶体管(以下称FET)的高频功率放大电路。
在最近的数字通信技术中，已知有采用GaAs等化合物半导体作为高频放大用的FET。当采用FET进行功率放大时，通过将该FET的源电极接地、并在漏电极及栅电极上分别施加漏偏压VDD及栅偏压VGG，设定固定的偏置点。如在栅电极叠加输入高频信号，则可从漏电极得到放大后的高频输出信号。
其次，为使功率放大电路的增益最大，必须从信号源取出尽可能大的功率(最大可用功率)，并将其供给FET。为此，要在信号源与FET的栅电极之间插入输入匹配电路。这时，重要的是在输入匹配电路与FET的连接点实现共轭阻抗匹配，以免发生高频信号的反射。
在由栅偏压发生电路生成的栅偏压VGG中，一般存在着由温度引起的变化，即温度系数。因此，如FET的偏置点因周围温度的变化而移动，则功率增益、输出畸变等将会发生变化。另一方面，采用了化合物半导体的FET的跨导gm、阈值电压Vth、漏电流ID等直流特性也存在温度系数。特别是阈值电压Vth的温度系数，由于使传输特性，即栅压对漏电流的特性曲线(VG-ID曲线)漂移，所以与上述栅偏压VGG的温度系数那样，同样会成为使偏置点移动的原因。
图11示出施加在现有FET的栅电极上的栅偏压VGG及该FET本身的阈值电压Vth各自随温度T的变化而发生变化的示例。一般说来，当采用FET进行信号放大时，例如，首先要设定在某温度T0的条件下与FET的阈值电压Vth0′相等的栅偏压VGG。就是说，要使温度T0时Vth0′＝VGG0成立。可是，随着温度T变化为T1和T2、T3，则改变为Vth1′≠VGG1、Vth2′≠VGG2、Vth3′≠VGG3。图12示出在与图11的变化对应的FET的传输特性(VG-ID曲线)上的偏置点的移动情况。在按温度T0时Vth0′＝VGG0的条件决定的偏置点上，漏电流为ID0。然而，随着温度T变化为T1和T2、T3，偏置点如图所示移动，结果，漏偏流变为ID1、ID2、ID3。图13示出随着温度T的变化，偏置点的漏电流ID大幅度变化的情况。就是说，在现有的功率放大电路中，存在着高频输出信号的波形会随温度变化的问题。
无论是输入匹配电路的输出阻抗，还是FET的输入阻抗，一般都存在温度系数。如因温度的变化而发生两个阻抗的不匹配，则会在输入匹配电路与FET的连接点上出现高频信号的反射变大，结果将会使功率增益、输出畸变等发生变化。
本发明的目的是降低在采用FET的功率放大电路时放大特性随温度的变化。
本发明着眼于，通过改变采用化合物半导体的FET的栅电极的长轴配置方向，能够任意控制该FET的阈值电压的温度系数及该FET的输入阻抗实部的温度系数。因此，实际上能使FET的阈值电压的温度系数与施加在该FET的栅电极上的栅偏压的温度系数相等。并且，实际上能使FET的输入阻抗实部的温度系数与输入匹配电路的输出阻抗实部的温度系数相等。
具体说明是按照本发明，在具有FET的功率放大电路中，为了使备有在化合物半导体基片的(100)结晶平面上形成的活性层、与该活性层之间形成欧姆结的源电极及漏电极、与该活性层之间形成肖脱基结的栅电极的FET的阈值电压的温度系数实际上与栅偏压的温度系数相等，或使该FET的输入阻抗实部的温度系数与输入匹配电路的输出阻抗实部的温度系数相等，要将该FET的栅电极的长轴方向与化合物半导体基片的<0-1-1>方向所构成的角度θ设定为从0°到90°之间的某个角度。
根据实验判定，当角度θ在从0°到45°的范围时，FET阈值电压的温度系数为与活性层的杂质浓度相对应的负值，当角度θ等于45°时，不管活性层的杂质浓度如何都为0；当角度θ在从45°到90°的范围时，为与活性层的杂质浓度相对应的正值。因此，当栅偏压的温度系数为负值时，根据活性层的杂质浓度，将角度θ设定为从0°到45°之间的某个角度，当栅偏压的温度系数为0时，将角度θ设定为45°，当栅偏压的温度系数为正值时，根据活性层的杂质浓度，将角度θ设定为从45°到90°之间的某个角度。如将角度θ设定为45°，由于FET阈值电压的温度系数为0，则不管栅偏压的温度系数如何，该栅偏压的温度系数与FET阈值电压的温度系数之差都可以减小。
另外，根据实验判定，FET的输入阻抗实部的温度系数，当角度θ在从0°到45°的范围时，为与活性层的杂质浓度对应的负值，当角度θ等于45°时，不管活性层的杂质浓度如何都是0，当角度θ在从45°到90°的范围时，为与活性层的杂质浓度对应的正值。因此，当输入匹配电路的输出阻抗实部的温度系数为负值时，根据活性层的杂质浓度，将角度θ设定为从0°到45°之间的某个角度，当输入匹配电路的输出阻抗实部的温度系数为0时，将角度θ设定为45°，当输入匹配电路的输出阻抗实部的温度系数为正值时，根据活性层的杂质浓度，将角度θ设定为从45°到90°之间的某个角度。如将角度θ设定为45°，由于FET的输入阻抗实部的温度系数为0，则不管输入匹配电路的输出阻抗实部的温度系数如何，该输入匹配电路的输出阻抗实部的温度系数与FET的输入阻抗实部的温度系数之差都可以减小。
当栅偏压的温度系数为负值、而输入匹配电路的输出阻抗实部的温度系数为正值时，或与之相反时，应根据栅偏压的温度变化和输入匹配电路的输出阻抗实部的温度变化之中影响大的一方决定角度θ。
如上所述，若按照本发明，则因通过改变采用化合物半导体的FET的栅电极的长轴配置方向，使该FET阈值电压的温度系数实际上与栅偏压的温度系数一致，或使该FET的输入阻抗实部的温度系数实际上与输入匹配电路的输出阻抗实部的温度系数一致，所以能改善采用该FET的功率放大电路的放大温度特性，其效果是显著的。
图1是表示本发明的功率放大电路结构示例的框图。
图2是表示在半绝缘性GaAs基片的(100)结晶平面上制成的图1中的FET的模式平面图。
图3是图2的III-III断面图。
图4是以图2的FET的n型活性层的杂质浓度ND为参数表示该FET的栅电极的长轴方向与<0-1-1>方向所成的角度θ和该FET阈值电压Vth的温度系数的关系图。
图5是表示施加在图1中的FET的栅电极上的栅偏压VGG及该FET本身的阈值电压Vth与温度T的关系图。
图6是表示图1中的FET的栅压VG与漏电流ID的关系随温度的变化图。
图7是表示图1中的FET的漏电流ID与温度的关系图。
图8是以图2的FET的n型活性层的杂质浓度ND为参数，表示该FET的栅电极的长轴方向与<0-1-1>方向所成的角度θ和该FET的输入阻抗实部Z(Re)的温度系数的关系图。
图9是表示栅偏压发生电路的内部结构示例电路图。
图10是表示图9电路的输出电压Vout与周围温度的关系图。
图11是表示施加在现有的FET的栅电极上的栅偏压VGG及该FET本身的阈值电压Vth′与温度T的关系图。
图12是表示现有的FET的栅压VG与漏电流ID的关系随温度变化图。
图13是表示现有的FET的漏电流ID与温度的关系图。
图1示出本发明的功率放大电路的结构示例。图1的功率放大电路用于放大由图中未示出的信号源供给的高频输入信号RFIN的功率，并将高频输出信号RFOUT供给图中未示出的负载。该电路备有在半绝缘性GaAs基片的(100)结晶平面上制成的FET10、与该FET10的漏电极连接、用于向该漏电极供给漏偏压VDD的微带线15、用于向该FET10的栅电极供给栅偏压的栅偏压发生电路20。FET10的源电极接地。在信号源与FET的栅电极之间插入输入匹配电路30。输入匹配电路30由2个电容器31、33及1个微带线32构成。
具体地说，输入信号RFIN的频率为1GHz、漏偏压VDD为4V、栅偏压VGG为-1V。输入匹配电路30的一个电容器31的静电容为8pF、另一个电容器33的静电容为1000pf。微带线32的宽度为200μm，其长度为2mm。栅偏压VGG的温度系数为0.5mV/℃，输入匹配电路30的输出阻抗实部的温度系数为-12mΩ/℃。
图2是表示图1中的FET10的模式图。图3是图2的III-III断面图。FET是按如下方法制成的。首先，在半绝缘性GaAs基片1的(100)结晶平面上形成含有n型杂质的层，即n型活性层2。在该n型活性层2上形成厚200nm的Au-Ge-Ni合金的2个区域，通过在惰性气体气氛中进行400℃的热处理，在两个区域与n型活性层2之间分别形成欧姆结，并以其作为源电极3和漏电极4。在源电极3和漏电极4中间的n型活性层2上，在与该n型活性层2之间，按照厚500nm、宽20mm、长1μm形成作为构成肖脱基结的金属的铝(Al)的区域，并以其作为栅电极5。此外，还用等离子体CVD法淀积300nm的、用作FET表面保护的氮化硅膜(p-SiN膜)，并以其作为钝化膜6。在图2中，沿着方位平面9的方位为<0-1-1>方向，栅电极5的长轴方位DG与<0-1-1>方位构成的角度被定义为表示栅极方位的角度θ。图2画出的是将钝化膜6除去后的状态。
图4是以n型活性层2的杂质浓度ND为参数，表示上述角度θ与FET10的阈值电压Vth的温度系数(dVth/dT)的关系图。按照该图，在角度θ为从0°到45°的范围，dVth/dT＜0，当角度θ等于45°时，dVth/dT＝0，在角度θ为从45°到90°的范围，dVth/dT＞0。
虽然因钝化膜6的厚度及该膜的内在应力而多少会有些变化，但θ＝45°时dVth/dT＝0的性质基本不变。另外，即使半绝缘性GaAs基片1的FET制作平面沿(100)结晶平面倾斜10°左右，图4所示的性质基本上相同。
按照图1的示例，施加于FET10的栅偏压VGG的温度系数dVGG/dT为0.5mV/℃，所以当着重考虑该栅偏压VGG的温度变化时，从图4的关系在FET10中设定ND＝9×1017cm-3、θ＝54°。这时，dVth/dT＝dVGG/dT＝0.5mV/℃。
图5是将按如上方法设计的FET10的阈值电压Vth随温度的变化与栅偏压VGG随温度的变化一起表示的示图。因为dVth/dT＝dVGG/dT，所以如果在某温度T0下Vth0＝VGG0一直都成立，则在任意温度T下，Vth＝VGG成立。即，即使温度改变为T1和T2、T3，Vth1＝VGG1、Vth2＝VGG2、Vth3＝VGG3依然成立。图6示出与图5的变化对应的FET10的传输特性(VG-ID曲线)上偏置点的移动情况，各温度T0、T1、T2、T3下的漏偏流为恒定值ID0。就是说，即使温度T变化，偏置点的ID轴方向的位置不变。图7示出即使如图6所示偏置点随温度变化而移动，但漏电流仍为恒定值的情况。因此，图1的高频输出信号RFOUT不会因温度而发生波形变化。
图8是以n型活性层2的杂质浓度ND为参数，表示上述角度θ与FET10的输入阻抗实部Z(Re)的温度系数(dZ(Re)/dT)的关系图。按照该图，在角度θ为从0°到45°的范围，dZ(Re)/dT＜0，当角度θ等于45°时，dZ(Re)/dT＝0，在角度θ为从45°到90°的范围，dZ(Re)/dT＞0。
按照图1的示例，输入匹配电路30的输出阻抗实部的温度系数为-12mΩ/℃，所以，当着重考虑阻抗匹配时，根据从图8的关系在FET10中设定ND＝9×1017cm-3、θ＝20°。这时，因FET10的输入阻抗实部的温度系数dZ(Re)/dT为-12m Ω/℃，所以，如在温度T0实现阻抗匹配，则即使周围温度发生变化，在输入匹配电路30与FET10的连接点上的高频信号的反射也不会变大。
另外，如将上述示例中的角度θ设定为45°，则由于FET10的阈值电压的温度系数为0，所以不管栅偏压VGG的温度系数如何，该栅偏压VGG的温度系数与该FET10的阈值电压的温度系数之差都可以减小。并且，由于FET10的输入阻抗实部的温度系数为0，则不管输入匹配电路30的输出阻抗实部的温度系数如何，该输入匹配电路30的输出阻抗实部的温度系数与该FET10的输入阻抗实部的温度系数之差都可以减小。
图9示出栅偏压发生电路的内部结构的示例。图9的栅偏压发生电路20a从12V的直流输入电压VIN生成约5V的直流输出电压VOUT，它由具有3个端子的调压器21、及2个电容器22、23构成。
具体地说，调压器21是松下电子工业股份公司所制的AN6545，两个电容器22、23的静电容都是10μF。图9中的一个输出端子24与功率放大电路中的FET的栅电极连接，另一个输出端子25与FET的源电极连接。就是说，图9的电路的输出电压VOUT与栅偏压(栅电极相对于源电极的电位)VGG的关系为VOUT＝VGG。
图10是表示图9电路的输出电压Vout随周围温度的变化图。按照图10，作为图9电路的工作保证范围即从0℃到100℃的温度范围的平均值，可以得到dVOUT/dT＝-0.5mV/℃。就是说，由图9电路生成的栅偏压VGG的温度系数为0.5mV/℃。因此，为了与该栅偏压VGG的温度系数彼此抵消，与图1的示例相同，可采用由图4设定的ND＝9×1017cm-3、θ＝54°的FET。
FET的断面结构、各部的材料及尺寸、活性层的杂质浓度、以及制造方法，不受上述示例的限制。例如，象在高频晶体管中经常使用的在栅电极周围采用切口结构时，或在半绝缘性GaAs基片上形成的半导体层采用多层结构时，本发明也能适用。当用与上述不同的淀积方法形成作为钝化膜的氧化硅膜等其他的介质膜时，或不形成钝化膜时，本发明都能适用。
权利要求
1.一种功率放大电路，备有用于放大所供给的高频信号功率的场效应晶体管、及用于向上述场效应晶体管供给栅偏压的电压发生电路，其特征在于上述场效应晶体管具有在化合物半导体基片的(100)结晶平面上形成的活性层、与上述活性层之间形成欧姆结的源电极及漏电极、与上述活性层之间形成肖脱基结的栅电极，为了使上述场效应晶体管的阈值电压的温度系数实际上与栅偏压的温度系数相等，将上述栅电极的长轴方向与上述化合物半导体基片的<0-1-1>方向所构成的角度θ设定为从0°到90°之间的某个角度。
2.根据权利要求1所述的功率放大电路，其特征在于上述角度θ为根据上述活性层的杂质浓度设定的角度。
3.根据权利要求1所述的功率放大电路，其特征在于上述角度θ为45°。
4.一种功率放大电路，备有用于放大所供给的高频信号功率的场效应晶体管、及在信号源与上述场效应晶体管的栅电极之间插入的输入匹配电路，其特征在于上述场效应晶体管具有在化合物半导体基片的(100)结晶平面上形成的活性层、与上述活性层之间形成欧姆结的源电极及漏电极、与上述活性层之间形成肖脱基结的栅电极，为了使上述场效应晶体管的输入阻抗实部的温度系数与上述输入匹配电路的输出阻抗实部的温度系数相等，将上述栅电极的长轴方向与上述化合物半导体基片的<0-1-1>方向所构成的角度θ设定为从0°到90°之间的某个角度。
5.根据权利要求4所述的功率放大电路，其特征在于上述角度θ为根据上述活性层的杂质浓度设定的角度。
6.根据权利要求4所述的功率放大电路，其特征在于上述角度θ为45°。
全文摘要
一种功率放大电路、在半绝缘性GaAs基片的(100)结晶平面上制成备有n型活性层、源电极、漏电极及栅电极的FET，并用钝化膜保护该FET。并且，为了使该FET的阈值电压的温度系数实际上与由电源施加在栅电极上的栅偏压的温度系数相等，将上述栅电极的长轴方向与上述化合物半导体基片的＜0-1-1＞方向所构成的角度θ根据n型活性层的杂质浓度设定为从0°到90°之间的某个角度。
文档编号H01L29/423GK1148289SQ9611123
公开日1997年4月23日 申请日期1996年8月28日 优先权日1995年8月29日
发明者古川秀利, 上田大助 申请人:松下电子工业株式会社