测试结构的形成方法
【技术领域】
[0001]本发明涉及半导体领域，具体涉及一种测试结构的形成方法。
【背景技术】
[0002]在现有的半导体器件中，梳状-叉指测试结构(Comb-Serpentine Structure)是一种用于后道工艺(Back-end-of-line，BEOL)的图形较为复杂的测试结构，梳状-叉指测试结构的主要应用于是测试金属互联结构的可靠性，如电迁移或金属互联结构中层间介质层的K值等。
[0003]如图1所示，梳状-叉指测试结构包括为与衬底01上的梳状的第一引线02以及蛇形的第二引线03，为了更好的测试金属互联结构的电迁移等特性，其中第一引线与第二引线的线宽LI，第一引线与第二引线之间的间距以及第二引线蛇形曲折之间的间距L2非常小，随着半导体特征尺寸的不断缩小，LI和L2也不断缩小，受曝光的衍射效应以及光刻胶均匀程度的限制，采用传统的光刻工艺已经难以将梳状-叉指测试结构的图形从掩模版转移到金属层中，甚至会产生断线等缺陷，而且由于间距L2很小，很难进行光学近似修正(0PC)，使得出现图形失真的概率加大。
[0004]现有技术中有采用曝光-刻蚀-曝光-刻蚀的双重曝光方法来形成梳状-叉指测试结构，但是这种方式的第一引线与第二引线分别为两次光刻形成，受两次光刻的对准误差影响，第一引线与第二引线以及第一引线与第二引线之间的间隔的均匀性较差。
[0005]因此，亟待一种梳状-叉指测试结构的形成方法，能够使得形成的梳状-叉指测试结构的线宽、间距更小，并且形成的梳状-叉指测试结构的第一引线与第二引线之间的均匀性较好。
【发明内容】
[0006]本发明解决的问题是提供一种测试结构的形成方法，能在形成梳状-叉指测试结构时使得形成的梳状-叉指测试结构的线宽、间距更小，并且形成的梳状-叉指测试结构的第一引线与第二引线之间的均匀性较好。
[0007]为解决上述问题，本发明提供一种测试结构的形成方法，包括:
[0008]提供衬底；
[0009]在所述衬底上形成层间介质层；
[0010]在所述层间介质层表面依次形成第一介电层、第一半导体层、第二介电层、第二半导体层；
[0011]在所述第二半导体层表面形成硬掩模层，以硬掩模层为掩模图形化所述第二半导体层，形成相对设置的条状半导体层和梳状半导体层，且梳状半导体层的梳齿朝向条状半导体层；
[0012]在梳状半导体层朝向条状半导体层的侧壁上形成第一半导体侧墙；
[0013]去除梳状半导体层、条状半导体层与第一半导体侧墙露出的第二介电层，直至露出第一半导体层；
[0014]在露出的第一半导体层上形成侧墙材料层，使所述侧墙材料层填充于条状半导体层和梳状半导体层的第一半导体侧墙之间；
[0015]去除位于梳状半导体层的梳齿之间、条状硅层与梳状半导体层之间的部分侧墙材料层和部分第一半导体层，直至露出第一介电层，保留位于梳状半导体层的第一半导体侧墙上的侧墙材料层，形成第二半导体侧墙，还保留位于条状半导体层侧壁的侧墙材料层，以形成第三半导体侧墙；
[0016]去除第一半导体侧墙直至露出第二介电层，所述硬掩模层、条状半导体层、梳状半导体层、第二半导体侧墙、剩余的第一介电层以及第二介电层构成第一掩模，所述第一掩模具有第三半导体侧墙、第二半导体侧墙和第一介电层围成的梳状第一空隙，还具有第二半导体侧墙、梳状半导体层和第二介电层围成的蛇形第二空隙；
[0017]以第一掩模为掩模去除第一空隙和第二空隙对应的部分第二介电层和部分第一介电层，以形成由剩余第一介电层构成的第二掩模；
[0018]以所述第二掩模对所述层间介质层进行刻蚀，在所述层间介质层中形成沟槽，所述沟槽包括梳状的第一沟槽和蛇形的第二沟槽；
[0019]在所述沟槽中形成梳状的第一引线和蛇形的第二引线。
[0020]可选的，在形成层间介质层的步骤中，所述层间介质层的材料为超低K介质，所述超低K介质的K值小于4.0。
[0021]可选的，在形成第一介电层、第一半导体层、第二介电层、第二半导体层的步骤中，所述第一介电层的厚度在40纳米到70纳米的范围内，第一半导体层的厚度在30纳米到50纳米的范围内，第二介电层的厚度在10纳米到40纳米的范围内，第二半导体层的厚度在80纳米到120纳米的范围内。
[0022]可选的，图形化所述第二半导体层的步骤包括:在所述第二半导体层表面形成硬掩模材料层，在所述硬掩模材料层上形成图形化的光刻胶层，以所述图形化的光刻胶层为掩模，对所述硬掩模材料层进行刻蚀，形成硬掩模层。
[0023]可选的，图形化所述第二半导体层的步骤包括:以所述硬掩模层为掩模，对所述第二半导体层进行干法刻蚀，且在刻蚀过程结束后，保留位于所述第二半导体层上的硬掩模层。
[0024]可选的，在所述第二半导体层上保留的硬掩模层的厚度大于或等于15纳米。
[0025]可选的，所述第二半导体层的材料为硅，在梳状半导体层朝向条状半导体层的侧壁上形成第一半导体侧墙的步骤包括，采用外延工艺在硅材料的梳状半导体层朝向条状半导体层侧壁上形成所述第一半导体侧墙。
[0026]可选的，在梳状半导体层朝向条状半导体层的侧壁上形成第一半导体侧墙的步骤包括，所述第一半导体侧墙的材料为锗硅，并且锗硅中锗的含量在15-45%。
[0027]可选的，所述第一半导体层的材料为硅，在露出的第一半导体层上形成侧墙材料层的步骤中，采用外延工艺在第一半导体层表面生长所述侧墙材料层。
[0028]可选的，在露出的第一半导体层上形成侧墙材料层的步骤中，所述侧墙材料层的材料为硅，且侧墙材料层的高度高于第二介电层的高度，低于第二半导体层的高度。
[0029]可选的，去除第一半导体侧墙的步骤中，采用盐酸去除所述材料为锗硅的半导体层。
[0030]可选的，所述梳状半导体层的多个梳齿等间隔排布。
[0031]可选的，第一引线的宽度、第二引线的宽度以及相邻的第一引线与第二引线的间距均相等。
[0032]可选的，在形成测试结构的过程中，还在衬底中同步形成互联结构。
[0033]可选的，形成互联结构的步骤包括:
[0034]在露出的第一硅材料层表面外延生长的侧墙材料层干法刻蚀形成侧墙的步骤之前，在衬底的互联结构对应位置的区域的梳状半导体层和条状半导体层上形成遮挡层。
[0035]在形成侧墙之后去除所述遮挡层；以使第一掩模在互联结构对应位置只具有第二空隙。
[0036]与现有技术相比，本发明的技术方案具有以下优点:
[0037]在形成测试结构的过程中，只进行了一次图形化工艺形成梳状半导体层和条状半导体层，之后借助于两次形成侧墙的工艺，形成图形化第一介电层的掩模，进而以图形化的第一介电层形成用于填充第一引线和第二引线的沟槽；由于所述第一引线中梳齿引线的宽度以及第二引线的宽度分别为相邻侧墙之间的距离以及侧墙与梳状半导体层的梳齿与相邻侧墙之间的距离所定义，而相邻侧墙之间的距离可以由侧墙的厚度调整，梳状半导体层的梳齿与相邻侧墙之间的距离也可以由侧墙的厚度决定，因而比采用曝光对图形的尺寸及多次曝光之间对准的可控性强很多，所以采用这种方法可以形成线宽更小且质量较高的梳状-叉指测试结构。
[0038]根据本发明测试结构的形成方法，可以在梳状半导体层的相邻梳齿之间形成2条第一引线和I条第二引线，而梳状半导体层可以采用光刻工艺形成，相邻第一引线和第二引线之间的间距可以小于光刻工艺所能达到的最小间距，所以本发明测试结构的形成方法能够缩小测试结构中第一引线、第二引线之间的间距。
[0039]进一步，采用外延工艺在条状半导体层和梳状半导体层相对的侧壁上形成所述第一半导体侧墙，外延工艺的可控制性更强，能够形成更薄的第一半导体侧墙，还可以使第一半导体侧墙与条状半导体层和梳状半导体层相对的侧壁的对准更加精确，并且无需刻蚀过程就能在条状半导体层和梳状半导体层相对的侧壁形成所述半导体层，节省了产能。
【附图说明】
[0040]图1是现有技术形成的一种测试结构的示意图；
[0041]图2是本发明测试结构形成方法一实施例的流程图；
[0042]图3?图20是图2所示测试结构形成方法的形成过程中各个步骤的示意图。
【具体实施方式】
[0043]现有技术形成梳状-叉指测试结构的过程中，如何使得形成的梳状-叉指测试结构的线宽、间距更小，并且形成的梳状-叉指测试结构的第一引线与第二引线之间的均匀性较好成为亟待解决的问题。
[0044]为了解决上述技术问题，本发明提供一种测试结构的形成方法，在层间介质层上预先形成带有测试结构图案的第一掩模，对第一掩模进行处理形成第二掩模，然后以第二掩模对层间介质层进行刻蚀的方法，形成测试结构，能够使得形成的梳状-叉指测试结构的线宽、间距更小，并且形成的测试结构的第一引线与第二引线之间的均匀性较好。
[0045]参考图2，示出了本发明测试结构的形成方法的流程图，本发明测试结构的形成方法包括以下大致步骤:
[0046]步骤SI，提供衬底；