述层间介质层101中形成沟槽，所述沟槽包括梳状的第一沟槽401和蛇形的第二沟槽402。
[0104]由于第二掩模所漏出的层间介质层101的形状对应第一空隙301以及第二空隙302的形状，所以刻蚀形成的第一沟槽401的宽度D3和第二沟槽402的宽度D4分别等于第一空隙301的宽度Dl和第二空隙302的宽度D2。
[0105]由于预先通过将第一引线、第二引线的图形定义在层间介质层101上的第一掩模上，以层间介质层101上的第一掩模为掩模对所述层间介质层101进行刻蚀,这样在一次刻蚀中形成了对应第一引线和第二引线的梳状的第一沟槽401和蛇形的第二沟槽402，使得在第一沟槽401和蛇形的第二沟槽402中形成的第一引线和第二引线之间的均匀性更好。
[0106]参考图19、图20，图20为图19沿11'线的剖视图，执行步骤S12，在所述沟槽中形成梳状的第一引线501和蛇形的第二引线502，其中梳状的第一引线501包括多个梳齿引线501A。
[0107]具体地，在本实施例中，在所述梳状的第一沟槽501和蛇形的第二沟槽502中填充金属铜直到覆盖所述第二掩模的表面，对填充后的表面进行化学机械研磨，去掉多余的铜以及第二掩模，形成梳状的第一引线501和蛇形的第二引线502。
[0108]但本发明对第一引线501和第二引线502的材料不做限制，在其他实施例中，还可以在第一沟槽501和第二沟槽502中填充铝等其他金属。
[0109]梳状的第一引线501的宽度D5和蛇形的第二引线502的宽度D6分别等于第一空隙301的宽度Dl和第二空隙302的宽度D2。
[0110]在本实施例中，所述第一引线501的宽度D5和蛇形的第二引线502的宽度D6相等，并且宽度D5、宽度D6等于相邻第一引线501与第二引线502之间的间距D7以及相邻第二引线502之间的间距D8。这样符合一般设计规则的要求，但本发明对此不做限制，在其他实施例中，所述宽度D5、宽度D6与间距D7以及间距D8也可以不相等。
[0111]需要说明的是，在形成测试结构的过程中，在衬底的其他区域，可以同步进行形成互联结构的过程。具体地，采用添加一步形成遮挡层的方法，可以在衬底中形成测试结构的过程中，在衬底的其他区域形成互联结构。
[0112]具体地，在衬底的其他区域，同步进行形成测试结构的过程，但是形成的半导体器件为互联结构，形成互联结构过程与形成测试结构过程的区别在于，对在露出的第一半导体层表面外延生长的侧墙材料层干法刻蚀形成侧墙的步骤之前，在衬底的其他区域上形成遮挡层，例如在衬底的其他区域上形成覆盖光刻胶。对在露出的第一半导体层表面外延生长的侧墙材料层干法刻蚀形成侧墙的步骤之后，去除衬底的其他区域上的光刻胶。
[0113]这样在衬底的其他区域，继续形成测试结构的步骤，由于遮挡层的作用，没有形成侧墙，进而没有形成侧墙围出的第一空隙，这样继续与形成测试结构相同的后续步骤，能够形成只具有第二空隙的第一掩模。进而形成蛇形的第二沟槽，在所述蛇形的第二沟槽中形成第二引线，这样即形成了只包含蛇形的第二引线的互联结构。
[0114]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种测试结构的形成方法，其特征在于，包括: 提供衬底； 在所述衬底上形成层间介质层； 在所述层间介质层表面依次形成第一介电层、第一半导体层、第二介电层、第二半导体层； 在所述第二半导体层表面形成硬掩模层，以硬掩模层为掩模图形化所述第二半导体层，形成相对设置的条状半导体层和梳状半导体层，且梳状半导体层的梳齿朝向条状半导体层； 在梳状半导体层朝向条状半导体层的侧壁上形成第一半导体侧墙； 去除梳状半导体层、条状半导体层与第一半导体侧墙露出的第二介电层，直至露出第一半导体层； 在露出的第一半导体层上形成侧墙材料层，使所述侧墙材料层填充于条状半导体层和梳状半导体层的第一半导体侧墙之间； 去除位于梳状半导体层的梳齿之间、条状硅层与梳状半导体层之间的部分侧墙材料层和部分第一半导体层，直至露出第一介电层，保留位于梳状半导体层的第一半导体侧墙上的侧墙材料层，形成第二半导体侧墙，还保留位于条状半导体层侧壁的侧墙材料层，以形成第三半导体侧墙； 去除第一半导体侧墙直至露出第二介电层，所述硬掩模层、条状半导体层、梳状半导体层、第二半导体侧墙、剩余的第一介电层以及第二介电层构成第一掩模，所述第一掩模具有第三半导体侧墙、第二半导体侧墙和第一介电层围成的梳状第一空隙，还具有第二半导体侧墙、梳状半导体层和第二介电层围成的蛇形第二空隙； 以第一掩模为掩模去除第一空隙和第二空隙对应的部分第二介电层和部分第一介电层，以形成由剩余第一介电层构成的第二掩模； 以所述第二掩模对所述层间介质层进行刻蚀，在所述层间介质层中形成沟槽，所述沟槽包括梳状的第一沟槽和蛇形的第二沟槽； 在所述沟槽中形成梳状的第一引线和蛇形的第二引线。
2.如权利要求1所述的形成方法，其特征在于，在形成层间介质层的步骤中，所述层间介质层的材料为超低K介质,所述超低K介质的K值小于4.0。
3.如权利要求1所述的形成方法，其特征在于，在形成第一介电层、第一半导体层、第二介电层、第二半导体层的步骤中，所述第一介电层的厚度在40纳米到70纳米的范围内，第一半导体层的厚度在30纳米到50纳米的范围内，第二介电层的厚度在10纳米到40纳米的范围内，第二半导体层的厚度在80纳米到120纳米的范围内。
4.如权利要求1所述的形成方法，其特征在于，图形化所述第二半导体层的步骤包括:在所述第二半导体层表面形成硬掩模材料层，在所述硬掩模材料层上形成图形化的光刻胶层，以所述图形化的光刻胶层为掩模，对所述硬掩模材料层进行刻蚀，形成硬掩模层。
5.如权利要求4所述的形成方法，其特征在于，图形化所述第二半导体层的步骤包括:以所述硬掩模层为掩模，对所述第二半导体层进行干法刻蚀，且在刻蚀过程结束后，保留位于所述第二半导体层上的硬掩模层。
6.如权利要求5所述的形成方法，其特征在于，在所述第二半导体层上保留的硬掩模层的厚度大于或等于15纳米。
7.如权利要求1所述的形成方法，其特征在于，所述第二半导体层的材料为硅，在梳状半导体层朝向条状半导体层的侧壁上形成第一半导体侧墙的步骤包括，采用外延工艺在硅材料的梳状半导体层朝向条状半导体层侧壁上形成所述第一半导体侧墙。
8.如权利要求7所述的形成方法，其特征在于，在梳状半导体层朝向条状半导体层的侧壁上形成第一半导体侧墙的步骤包括，所述第一半导体侧墙的材料为锗硅，并且锗硅中锗的含量在15-45%。
9.如权利要求1所述的形成方法，其特征在于，所述第一半导体层的材料为硅，在露出的第一半导体层上形成侧墙材料层的步骤中，采用外延工艺在第一半导体层表面生长所述侧墙材料层。
10.如权利要求9所述的形成方法，其特征在于，在露出的第一半导体层上形成侧墙材料层的步骤中，所述侧墙材料层的材料为硅，且侧墙材料层的高度高于第二介电层的高度，低于第二半导体层的高度。
11.如权利要求8所述的形成方法，其特征在于，去除第一半导体侧墙的步骤中，采用盐酸去除所述材料为锗硅的半导体层。
12.如权利要求1所述的形成方法，其特征在于，所述梳状半导体层的多个梳齿等间隔排布。
13.如权利要求12所述的形成方法，其特征在于，第一引线的宽度、第二引线的宽度以及相邻的第一引线与第二引线的间距均相等。
14.如权利要求1所述的形成方法，其特征在于，在形成测试结构的过程中，还在衬底中同步形成互联结构。
15.如权利要求14所述的形成方法，其特征在于，形成互联结构的步骤包括:在露出的第一硅材料层表面外延生长的侧墙材料层干法刻蚀形成侧墙的步骤之前，在衬底的互联结构对应位置的区域的梳状半导体层和条状半导体层上形成遮挡层。 在形成侧墙之后去除所述遮挡层，以使第一掩模在互联结构对应位置只具有第二空隙。
【专利摘要】本发明提供一种测试结构的形成方法，在层间介质层表面形成第一掩模，第一掩模具有梳状的第一空隙和蛇形的第二空隙；对所述第一掩模以及第一掩模下的层间介质层进行干法刻蚀，形成沟槽，所述沟槽包括梳状的第一沟槽和蛇形的第二沟槽；在所述沟槽中形成梳状的第一引线和蛇形的第二引线。由于所述第一掩模第一空隙和第二空隙为通过对层间介质层上的各个膜层进行包括外延工艺、侧墙形成等步骤而形成，而梳状的第一空隙和蛇形的第二空隙的尺寸可由相应膜层的厚度决定或进行调整，膜层厚度的均匀性及控制性比采用曝光方法对图形尺寸的均匀性和控制性更好更精确，所以采用这种方法可以形成线宽、间距更小、引线间分布更均匀的测试结构。
【IPC分类】H01L21-66, H01L23-544
【公开号】CN104752254
【申请号】CN201310754234
【发明人】王新鹏
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年7月1日
【申请日】2013年12月31日