提高纳米线和finfet的ion/ioff比率的制作方法
【专利说明】提高纳米线和FINFET的1N/1OFF比率
[0001]交叉引用
[0002]本申请是2012年12月17日提交的美国申请N0.13/717，532、案卷N0.SYNP2076-1的部分延续申请，并且要求其优先权，该申请在此通过引用整体并入本文。
技术领域
[0003]本发明涉及半导体制造，并且更具体地涉及一种用于提高FinFET、纳米线和其他类似结构中1n/1ff比率的技术。
【背景技术】
[0004]随着集成电路技术继续推进至更高密度，包括由栅极电极包围的一个或多个窄沟道结构的大量晶体管类型变得流行。沟道结构通常称作鳍，并且包括它们的晶体管有时称作 FinFET,例如 D.Hisamoto 等人在 IEDM, 1998 中以及 N.Lindert 等人在 IEEE ElectronDevice Letters 2001中的第487页中所述，在此出于它们的教导而通过引用被并入本文。鳍包括通常平行设置在衬底上的半导体本体，以使得它们从衬底垂直向上突起。栅极介电层跨越在鳍的侧边和顶部上，并且可以使用例如金属或多晶硅实施的栅极导体跨越鳍并且在栅极介电层之上延伸。在栅极导体的任意侧边上，源极和漏极区域实施在鳍中。得到的FET晶体管具有在鳍中的源极、沟道和漏极区域，以及跨越在鳍上的栅极。这些晶体管通常称作多栅极晶体管，因为栅极导体包围了鳍的三个侧边，并且结果增大了沟道的有效宽度。在未来提出的结构中，栅极整体包围围绕沟道结构，在该情形中多栅极晶体管有时称作纳米线。然而如在此所使用的，纳米线视作FinFET的特定情形，并且沟道结构有时仍在此称作鳍。
[0005]用于实施FinFET晶体管的鳍可以是相当窄的。作为多栅极结构和鳍的窄宽度的结果，FinFET晶体管具有优越的性能特性以及小的版图面积。但是即便具有这种窄鳍，当器件处于关断状态时由栅极控制电压所产生的电场可以在深度上受限，并且可以不足以延伸进入鳍的截面中部。这引起了通过鳍中部的泄漏。鳍越宽，泄漏越高，因为中部距离栅极太远而不足以在栅极电压控制下。因此1n/1ff比率受损。制造商可以通过使得鳍进一步变窄而减小该问题，但是该解决方案难以实施，因为这种窄鳍的机械不稳定性和线边缘粗糙度可以引起产率损失。
[0006]因此，需要更好的方式以改进多栅极晶体管中的1n/1ff比率。
【发明内容】
[0007]因此出现了建立对于多栅极晶体管中减小的1n/1ff比率的问题的稳健解决方案的机会。可以得到更好的芯片产率，以及更密集和更强大的电路、部件和系统。
[0008]概括地，本发明涉及一种集成电路晶体管结构，具有半导体材料的本体，本体具有两个纵向间隔开的、两者之间具有沟道的掺杂源极区域/漏极区域，布置在本体外部并且沿着沟道朝向本体的至少一个表面的栅极堆叠。本体包含“调整区域”，其是纵向布置在沟道区域内、以第一距离间隔在第一表面后并且从源极区域/漏极区域纵向间隔开的区域。在FinFET实施例中，调整区域可以整体布置在鳍内。调整区域包括调整区域材料，在每个纵向位置处具有至少当晶体管在关断状态时与在相同纵向位置处相邻本体材料不同的导电率。在一个实施例中，调整区域材料是电介质。在另一实施例中，调整区域材料是电导体。
[0009]提供本发明的以上
【发明内容】
以便于提供对本发明一些特征的基本理解。该
【发明内容】
并非旨在标识本发明的基本或关键元素或者描绘本发明的范围。其纯粹目的在于以简化形式展示本发明的一些特征而作为稍后展示的更详细说明书的开篇。本发明的特定特征描述在权利要求、说明书以及附图中。
【附图说明】
[0010]美国临时申请的专利或申请文档包含了彩色描绘的至少一个附图。一旦请求并且支付了必须费用，具有彩色附图的本专利或专利申请公开的副本将由美国专利和商标局提供。在此通过引用方式而在本文中包含彩色附图。
[0011]将参照其具体实施例而描述本发明，并且将对于附图做出参考，其中:
[0012]图1D、图1C、图1A和图1B (统称为图1)示出了简化的现有技术FinFET晶体管。
[0013]图2A、图2B和图2C有时统称为图2。
[0014]图2A是图1的晶体管沟道区域的截面图。
[0015]图2B是图1晶体管的俯视图，从穿过鳍高度中部的水平2D切片获得，并且被上色以显示关断状态的泄漏电流密度。
[0016]图2C是图1晶体管的俯视图，从穿过鳍高度中部的水平2D切片获得，并且被上色以显示关断状态的静电电势。
[0017]图3C、图3A和图3B(统称为图3)示出了包括本发明特征的简化FinFET晶体管300。
[0018]图4是通过仿真示出了对于大量不同示例性配置的1n和1ff随着图3调整区域的引入而如何改变的绘图。
[0019]图5A和图5B有时在此统称为图5，是晶体管300的从穿过鳍高度中部的水平2D切片获得的俯视图，并且其中图3的调整区域是空气间隙。
[0020]图6A和图6B有时在此统称为图6，是晶体管300的从穿过鳍高度中部的水平2D切片获得的俯视图，并且其中图3的调整区域是导电屏材料。
[0021]图7和图8示出了备选的鳍形状。
[0022]图9A —图91 (统称为图9)示出了由此调整区域材料可以如图3中所示形成在鳍内的步骤序列。
[0023]图1OA —图1OF(统称为图10)示出了由此调整区域材料可以如图1OF中所示形成在鳍内的备选步骤序列。
[0024]图11示出了包括本发明特征的示例性波纹状衬底。
[0025]图12A、图12B、图12C和图12D是包括本发明特征的不同波纹状衬底的俯视图。
[0026]图13示出了包括本发明特征并且进一步显示了将要形成电路的功能元件的位置的波纹状衬底。
【具体实施方式】
[0027]展示以下说明书以使得本领域技术人员制造和使用本发明，并且在特定应用及其需求的环境下提供以下说明。对所述实施例的各种修改对于本领域技术人员是易于明显的，并且在此限定的普遍原理可以适用于其他实施例和应用而并未脱离本发明的精神和范围。因此，本发明并非意在限定于所示实施例，而是符合与在此所述原理和特征一致的最宽范围。
[0028]图1D是在SOI晶片102上的简化FinFET晶体管100的立体图。与在此所有机械附图一样，图1D并未按照比例绘制。体硅衬底114位于掩埋的氧化物层116下方，并且在它们上方的掺杂硅层已经图案化为具有用于晶体管100的纵向分隔开的源极和漏极区域的鳍(本体110)。在其他一些实施例中，掩埋的氧化物层116可以省略，或者硅本体110可以向下延伸穿过氧化物层116 (其在该实施例中可以为STI)进入体硅衬底114中。在任何这些情形中，鳍110可以描述为从晶片表面垂直地延伸。
[0029]在附图中，仅源极区域124可见，漏极区域隐藏在栅极结构背后。此外，尽管图1D仅示出了一个鳍110，但是通常大量鳍平行地形成并且在它们各自端部在一起分别连接至共用的源极和漏极焊区焊盘。为了清楚说明，在图1D中仅示出了一个鳍。此外，尽管图1D中本体110完全是未掺杂硅，如在此所使用地，术语“本体”并不必须要求结构全部是单一材料。也并不需要其与不同材料地相邻本体物理地分隔。
[0030]栅极电介质层118位于硅本体110之上并且包围硅本体110。栅极电介质118可以是单一材料或者多于一种材料的合成物，所有这些在此统称为栅极电介质。可以使用例如金属或多晶硅实施的栅极导体120位于栅极电介质118上方并且包围围绕栅极电介质。与栅极电介质118—样，栅极导体120可以使用单一材料或者多于一种材料的合成物，所有这些共同地在此称作栅极导体120。栅极电介质118与栅极导体120的组合有时在此称作栅极堆叠，并未在此暗示堆叠必须是垂直的。图1D也指示了在此称作纵向、横向和垂直的器件方向。(横向方向有时也在此称作侧向方向。)在其上栅极导体包围了鳍的两个或多个侧边的FinFET中，如图1D中所示，栅极导体的面向鳍不同侧边的部分有时在此称作不同的“栅极”。然而，它们也有时在此称作单个栅极或栅极导体。
[0031]图1C是沿着图1D的视线C-C’获得的晶体管100的截面图。为了清楚说明而从图1C中省略了晶片102。图1C也指示了器件的横向和垂直方向。
[0032]图1A是沿着图1D和图1C的视线A_A’获得的晶体管100的俯视图。图1C的视图是沿着图1A的视线C-C’获取。图1A也指示了器件的横向方向以及纵向方向。可以看出，鳍110包括在沟道区域128的纵向相对端部上的掺杂区域124和126。区域124和126用作晶体管的源极和漏极区域，尽管通常对于哪个是源极哪个是漏极的选择取决于它们如何连接在电路中。这些区域因此有时在此统称为源极区域/漏极区域。源极区域/漏极区域124和126掺杂为相同导电类型(N或P)。沟道区域可以是例如未掺杂的娃，或者可以被掺杂以展现与源极区域/漏极区域相反的导电类型。在图1A中可以看到栅极导体120的两侧(但是并非顶部)，由栅极电介质118与沟道区域128分隔。
[0033]图1B是沿着图1D和图1A的视线B_B’获取的晶体管100的侧视图。沿着图1B的视线A-A’获取图1A的视图。图1B也指示了器件的纵向和垂直方向。鳍110的沟道区域128以及两个源极区域/漏极区域124和126可以在图1B中看到。也可以在图1B中看到栅极导体120的顶部部分，由栅极电介质118与沟道区域128分隔。图1D、图1C、图1A和图1B有时共同在此统称为图1。
[0034]图2A是沟道区域28的截面图，通过仿真示出了当晶体管处于关断状态时在特定纵向位置处鳍中电流密度的截面分布。如在此所使用，晶体管的“关断状态”是其中栅极-源极电压为零并且漏极-源极电压在电源电压Vdd下的晶体管的状态。在这些附图中，电流密度以颜色指示，其中朝向光谱蓝色端的颜色指示了较低电流密度而朝向光谱红色端的颜色指示了较高电流密度。可以看到，泄漏电流流过沟道，并且在鳍截面中心的栅极电压影响最弱处电流最强。
[0035]图2B是从穿过鳍高度中部的水平2D切片获得的图1A晶体管的俯视图，并且通过仿真示出了当晶体管处于关断状态时鳍中电流密度的纵向和横向分布。如图2A中所示，电流密度以颜色指示，其中朝向光谱蓝色端的颜色指示了较低电流密度而朝向光谱红色端的颜色指示了较高电流密度。可以看到，泄漏电流大约在鳍横向中心具有最大密度。再次注意，这是栅极电压的影响最弱的地方。图2B也示出了将电压偏置Vds和Ves施加至晶体管。
[0036]图3C、图3A和图3B (统称为图3)示出了包括本发明的特征的、在SOI晶片(未示出)上的简化FinFET晶体管300。图3C是对应于图1C中晶体管100视图的晶体管300的截面图；图3A是对应于图1A中晶体管100视图的晶体管300的俯视图；以及图3B是对应于图1B中晶体管100视图的晶体管300的侧视图。在图3中，未掺杂的硅