超薄PoP封装件的制作方法
【技术领域】
[0001] 本发明涉及半导体封装件以及用于封装半导体器件的方法。更具体地，本发明涉 及PoP(层叠封装）的底部封装件。
【背景技术】
[0002] 随着在半导体工业中对更低成本、更高性能、更大集成电路密度和更大封装密度 的需求的持续，层叠封装（"P〇P"）技术已变得越来越普及。随着对越来越小的封装件的推 进增强，裸片和封装件的集成（例如，"预堆叠"或片上系统（"SoC"）技术与存储器技术的 集成）允许更薄的封装件。此类预堆叠已成为薄细间距PoP封装件的关键组成部分。
[0003] 减小封装件的尺寸（例如，PoP封装件中的顶部封装件（存储器封装件）或底部 封装件（SoC封装件））的一个限制是在封装件中使用的衬底的尺寸。薄衬底和/或无核衬 底（例如，层压衬底）已被用于将封装件的尺寸减小到特定水平。然而，为了给下一代器件 提供更小的封装件，可能需要进一步减小尺寸。
[0004] 在减小封装件的尺寸时可能出现的一个潜在问题是，在封装件变得越来越薄时， 封装件中翘曲的可能性增大。翘曲问题可能会导致PoP封装件的失效或性能降低和/或利 用PoP封装件的器件的可靠性问题。例如，PoP封装件中的顶部封装件和底部封装件之间 的翘曲行为的差异可能会导致耦接封装件的焊料结合部中的良率损失。由于对顶部封装件 和底部封装件提出了严苛的翘曲指标，可能有大部分的PoP结构会被丢弃（废弃）。废弃的 PoP结构导致预堆叠良率低、材料浪费和制造成本升高。
[0005] 尽管正在采取和构想很多改进和/或设计修改来抑制使用薄衬底或无核衬底的 封装件中发生翘曲，但在比利用薄衬底或无核衬底的那些封装件更小的封装件中减小翘曲 仍可能需要进一步的改进或设计修改。
【发明内容】
[0006] 在某些实施例中，一种PoP封装件包括底部封装件和顶部封装件。底部封装件可 包括耦接在入层和再分布层（RDL)之间的裸片。裸片可至少部分地包封在介于插入层和再 分布层之间的封装剂中。可利用粘合剂层将裸片耦接到插入层。裸片的周边上的一个或多 个端子可将插入层耦接到再分布层。端子可至少部分地包封于封装剂中。
[0007] -个或多个端子可将所述插入层的顶部耦接到顶部封装件的底部。顶部封装件可 以是存储器封装件（例如，包括一个或多个存储器裸片）。耦接插入层和顶部封装件的端 子可分布于插入层的表面上的任何地方（例如，端子不限于在底部封装件中的裸片的周边 上）。底部封装件中的插入层和RDL有助于抑制底部封装件中的翘曲并减小PoP封装件的 总厚度。
【附图说明】
[0008] 当与附图结合时，根据本发明参考目前优选的但仅为示例性实施例的以下详细描 述，将更充分地理解本发明的方法与装置的特征和优点，在该附图中：
[0009] 图IA-E示出了用于形成PoP封装件的工艺流程的实施例的横截面图。
[0010] 尽管本发明易受各种修改形式和替代形式的影响，但附图中以举例的方式示出了 其具体实施例并将在本文进行详细描述。附图可能不是按比例的。然而，应当理解，附图及 对其的详细描述并非旨在将本发明限制于所公开的特定形式，而正相反，本发明在于覆盖 落在由所附权利要求所限定的本发明的实质和范围内的所有修改形式、等同形式和替代形 式。
【具体实施方式】
[0011] 图IA-E示出了用于形成PoP封装件的工艺流程的实施例的横截面图。图IA示出 了插入层102的实施例的横截面图，其中端子104耦接到插入层的下表面（侧）。在某些实 施例中，在端子104已附接（例如，预附接）到插入层102的情况下向工艺流程提供插入层 /端子的组合。端子104可以是例如铝球或另一种合适导电材料的球。在一些实施例中，端 子104涂布有焊料或涂布有Sn。
[0012] 在某些实施例中，插入层102包括两个有源层106 (例如，两个有源金属层），使得 插入层为2层插入层。在一些实施例中，插入层102包括多于两个有源层106。可设计插入 层102中的多个有源层106以提供穿过插入层的非垂直布线（例如，将插入层的有源层设 计成如同它们在多层PCB(印刷电路板）中那样）。因此，可设计插入层102以耦接彼此不 是镜像的端子（例如，该端子在插入层的相对侧上彼此不正对）。
[0013] 在某些实施例中，插入层102包括层压材料。例如，插入层102可包括BT(双马来 酰亚胺/三嗪）层压体或任何其他合适的预浸（预先浸渍的）层压材料。有源层106可包 括导电金属层诸如铜、铝或金。可使用用于形成层压材料的本领域中已知的技术来形成插 入层102。
[0014] 在形成/提供了附接有端子104的插入层102之后，可将裸片耦接到插入层。图 IB示出了耦接到裸片108的插入层102的实施例的横截面图。在某些实施例中，裸片108 是处理器或逻辑裸片，或者裸片108是片上系统（"SoC")。裸片108可以是例如半导体芯 片裸片诸如倒装芯片裸片。
[0015] 可使用用于裸片/层压界面的已知键合技术将裸片108耦接（例如，附接）到插 入层102。在某些实施例中，利用粘合剂层110将裸片耦接到插入层102。粘合剂层110可 以是例如可固化环氧树脂或另一种合适的裸片附接膜。
[0016] 在将裸片108耦接到插入层102之后，将裸片和端子104至少部分地封装于耦接 到插入层的封装剂中。图IC示出了封装于封装剂112中的裸片110和端子104的实施例的 横截面图。封装剂112可以是例如聚合物或模塑化合物。在一些实施例中，将插入层102、 端子104和裸片108置于重建器上，在其上形成封装剂（模具）并封装端子和裸片。可由 封装剂112暴露出端子104和裸片108的底表面的至少某个部分，以允许将端子和裸片耦 接（例如，键合）到PoP封装件中的稍后形成的层。
[0017] 在封装裸片108和端子104之后，可形成再分布层（RDL)并将其耦接到裸片和/或 端子以形成底部封装件。图ID示出了耦接到裸片108和端子104以形成底部封装件120的 再分布层（RDL) 114的实施例的横截面图。RDL114也可耦接到封装剂112。RDL114可包 括材料，诸如但不限于PI(聚酰亚胺）、PBO(聚苯并#唑）、BCB(苯并环丁烯）和WPR(晶片 光致抗蚀剂，诸如能够以商标名WPR商购获得的酚醛树脂和聚（羟基苯乙烯）（PHS)，WPR包 括WPR-1020、WPR-1050 和WPR-1201 (WPR是JSRCorporation,Tokyo,Japan的注册商标））。 可使用本领域中已知的技术（例如，用于聚合物沉积的技术）在裸片108、端子104和封装 剂112上形成RDL114。在某些实施例中，RDL114包括用于耦接到端子104的一个或多个 着陆焊盘。例如，RDL114可包括用于耦接到端子104的铝着陆焊盘或涂布有焊料或涂布 有Sn的铝着陆焊盘。
[0018] 在形成RDL114之后，可将端子116耦接到RDL，如图ID所示。端子116可用于将 底部封装件120耦接到母板或印刷电路板（PCB)。端子116可包括铝或另一种合适的导电 材料。在一些实施例中，端子116涂布有焊料或涂布有Sn。
[0019] 在某些实施例中，RDL114包括裸片108和端子116中的一个或多个端子之间的布 线（例如，线路或连接）和/或端子104和端子116中的一个或多个端子之间的布线。因 此，RDL114在远离裸片和端子的位置处允许将裸片108和/或端子104通过端子116键 合到和电耦接到母板或PCB。
[0020] 与通常用于SoC封装件的衬底（例如，PoP封装件中的底部封装件）相比，RDL114 可以是相对薄的层。例如，RDL114可具有小于约50ym(例如，约25ym)的厚度，而典型 的薄衬底具有约300ym-400ym的厚度，并且无核衬底具有在约200ym的范围中的厚度。 因此，在底部封