碳化硅半导体装置的制造方法
【专利说明】碳化硅半导体装置
[0001]相关申请的交叉引用
[0002]本申请基于2013年I月31日提出的日本申请号2013 — 17147号，在此引用其记载内容。
技术领域
[0003]本申请涉及通过感测单元检测流过主单元的电流的碳化硅(以下，称为SiC)半导体装置。
【背景技术】
[0004]专利文献I中公开了将半导体元件分为主单元(main cell)和感测单元(sensecell)、通过感测单元检测流过主单元的电流的SiC半导体装置。该SiC半导体装置中，在形成有纵型的场效应晶体管的主单元与形成有异质结二极管的感测单元之间，形成有将η型杂质进行离子注入而形成的η+型穿通阻挡层。通过该η +型穿通阻挡层，进行主单元与感测单元之间的元件分离。
[0005]现有技术文献
[0006]专利文献
[0007]专利文献1:日本特开2006 — 093382号公报(对应于美国专利第7，307，313号)
【发明内容】
[0008]发明要解决的问题
[0009]在构成将η沟道型的纵型MOSFET形成在主单元和感测单元那样的SiC半导体装置的情况下，可以考虑通过图7Α所示的构造进行主单元与感测单元的元件分离。S卩，设想以下构造:在n+型SiC基板Jl上的η _型漂移层J2的表面或上层部形成ρ型基极区域J3，并形成比P型基极区域J3深的元件分离层J4以将该ρ型基极区域进行分离，由此进行元件分离。
[0010]但是，会产生在元件分离层J4的底部发生电场集中、耐压构造不充分的问题。因此，本发明人们想到如图7Β所示通过在ρ型基极区域J3的下层形成ρ型电场缓和层J5来覆盖元件分离层J4的底部，缓和元件分离层J4的底部处的电场集中，得到充分的耐压构造。但是，若在元件分离层J4的下方形成ρ型电场缓和层J5，则主单元与感测单元通过ρ型电场缓和层J5而导通，导致无法进行它们之间的元件分离。
[0011]因此，本申请鉴于上述问题，目的是提供一种碳化硅半导体装置，能够通过在主单元与感测单元之间形成元件分离层来可靠地进行它们之间的元件分离，并且缓和元件分离层的下方的电场集中，并且使得主单元与感测单元不导通。
[0012]用于解决问题的手段
[0013]本申请的一个方式所涉及的碳化硅半导体装置具备在主单元区域以及感测单元区域分别配置的MOSFET、元件分离层以及电场缓和层。各MOSFET具有半导体基板、基极区域、源极区域、栅极绝缘膜、栅电极、源电极以及漏电极。
[0014]所述半导体基板由第I导电型的碳化硅构成，背面侧为高浓度杂质层，并且表面侧为杂质浓度比所述高浓度杂质层低的漂移层。所述基极区域形成在所述漂移层之上，由第2导电型的碳化硅构成。所述源极区域形成在所述基极区域的上层部，由杂质浓度比所述漂移层高的第I导电型的碳化硅构成。所述栅极绝缘膜形成在沟道区域的表面，该沟道区域形成在所述基极区域之中的位于所述源极区域与所述漂移层之间的部分的表层部或表面上。所述栅电极形成在所述栅极绝缘膜的表面。所述源电极与所述源极区域电连接。所述漏电极与所述半导体基板的背面侧的所述高浓度杂质层电连接。
[0015]所述元件分离层在所述主单元区域与所述感测单元区域之间，从所述基极区域的表面形成至比所述基极区域更深，分离为所述主单元区域侧和所述感测单元区域侧。所述电场缓和层从所述基极区域的底部形成至比所述元件分离层深的位置，具有第2导电型。所述电场缓和层被分离为所述主单元区域侧和所述感测单元区域侧，在所述电场缓和层的分离部分的内侧配置有所述元件分离层的至少一部分。
[0016]所述碳化硅半导体装置中，通过元件分离层能够可靠地进行主单元区域与感测单元区域之间的元件分离，并且通过电场缓和层能够缓和元件分离层的下方处的电场集中。进而，还能够使得主单元区域与感测单元区域不会通过电场缓和层而导通。
【附图说明】
[0017]本申请中的上述或其他目的、结构、优点根据参照下述的附图来进行的以下的详细说明而变得更加明确。
[0018]图1是本申请的第I实施方式的SiC半导体装置的截面图。
[0019]图2A是表示图1所示的SiC半导体装置的元件分离层与电场缓和层的关系的一例的图。
[0020]图2B是表示图1所示的SiC半导体装置的元件分离层与电场缓和层的关系的一例的图。
[0021]图2C是表示图1所示的SiC半导体装置的元件分离层与电场缓和层的关系的一例的图。
[0022]图3A是表示图1所示的SiC半导体装置中的元件分离层的附近的制造工序的一部分的截面图。
[0023]图3B是表示图1所示的SiC半导体装置中的元件分离层的附近的制造工序的一部分的截面图。
[0024]图3C是表示图1所示的SiC半导体装置中的元件分离层的附近的制造工序的一部分的截面图。
[0025]图3D是表示图1所示的SiC半导体装置中的元件分离层的附近的制造工序的一部分的截面图。
[0026]图3E是表示图1所示的SiC半导体装置中的元件分离层的附近的制造工序的一部分的截面图。
[0027]图4A是用于说明使n+型基板为偏移基板的情况下的定位标记偏离的图。
[0028]图4B是用于说明使n+型基板为偏移基板的情况下的定位标记偏离的图。
[0029]图4C是用于说明使n+型基板为偏移基板的情况下的定位标记偏离的截面图。
[0030]图5是表示定位标记偏离与元件分离层、电场缓和层的形成位置间的关系的截面图。
[0031]图6A是表示本申请的第3实施方式的SiC半导体装置中的元件分离层附近的制造工序的一部分的截面图。
[0032]图6B是表示本申请的第3实施方式的SiC半导体装置中的元件分离层附近的制造工序的一部分的截面图。
[0033]图6C是表示本申请的第3实施方式的SiC半导体装置中的元件分离层附近的制造工序的一部分的截面图。
[0034]图6D是表示本申请的第3实施方式的SiC半导体装置中的元件分离层附近的制造工序的一部分的截面图。
[0035]图7A是表示具有将主单元与感测单元进行元件分离的构造的半导体装置的一例的截面图。
[0036]图7B是将主单元与感测单元进行元件分离、并且具备P型电场缓和层的情况下的半导体装置的截面图。
【具体实施方式】
[0037]以下，基于附图对本申请的实施方式进行说明。另外，以下的各实施方式彼此中，对于相互相同或等同的部分附加相同符号来进行说明。
[0038](第I实施方式)
[0039]对本申请的第I实施方式进行说明。在此，作为半导体元件，以具备反转型的沟槽栅(trench-gate)构造的MOSFET的SiC半导体装置为例进行说明。
[0040]如图1所示，本实施方式的SiC半导体装置构成为具有作为主单元的区域(以下，称为主单元区域)Rm以及作为感测单元的区域(以下，称为感测单元区域)Rs。在这些各区域Rm、Rs具备相同构造的反转型的沟槽栅构造的MOSFET，各区域Rm、Rs之间被元件分离且被电分离。
[0041]具体而言，本实施方式的SiC半导体装置使用以下半导体基板而形成，该半导体基板在构成由SiC形成的高浓度杂质层的n+型基板