形成具有屏蔽栅极的碳化硅器件的方法
【技术领域】
[0001]本申请总体上涉及在碳化硅衬底中的器件的形成，并且更具体地涉及用于形成具有电气屏蔽栅极结构的基于碳化硅的开关器件的技术。
【背景技术】
[0002]半导体晶体管，特别是诸如金属氧化物半导体场效应晶体管(MOSFET)和绝缘栅极双极型晶体管(IGBT)的场效应控制的开关器件已经被使用在诸如功率电源、功率转换器、电动汽车和空调的多种应用中。这些应用中的很多是高功率应用，其需要晶体管能够容受大量的电流和/或电压。
[0003]可具有高达数百伏特的电压闭锁能力和高于一安培的额定电流的功率晶体管可以实现为垂直MOS沟槽晶体管。在垂直晶体管中，栅电极可以布置于在半导体本体的垂直方向上延伸的沟槽中。栅电极与晶体管的源极、本体和漂移区电介质地绝缘并且在半导体本体的横向方向上与本体区域相邻。漏极区域可以毗连漂移区域，并且源极电极可以连接到源极区域。
[0004]碳化硅(SiC)作为功率晶体管的衬底材料提供了特定的优良特性。SiC的特定属性可以用来实现较之利用诸如硅的其他衬底材料的半导体器件而言在给定的导通电阻处具有更高的电压闭锁能力的功率晶体管。例如，SiC提供了具有2x 16伏特/厘米(V/cm)的临界电场(即，在该处发生雪崩击穿的电场)，其高于传统的硅的临界电场。由此，可比较地配置的基于SiC的晶体管具有较之传统的基于硅的晶体管的雪崩电压而言更高的阈值。
[0005]虽然SiC提供了对于击穿电压来说的优良的属性，其同样提出了几个设计上的挑战。例如，在基于SiC的器件中，在SiC和栅极电介质(例如，S12)之间的界面易于热氧化，其导致了在SiC中的缺陷。这些缺陷的一个后果是较低的电子迀移率和增加的导通电阻。此夕卜，由于在沟槽蚀刻技术中的困难，在基于SiC的器件中的栅极沟槽的角落不均匀。结果是，在栅极沟槽的角落中提供具有均匀厚度的栅极电介质是困难的。这反过来又导致了在栅极沟槽的角落中的增加的电场，其使得器件更容易受故障影响。如果在SiC中的电场接近临界电场，则在栅极电介质中的电场可能以2.5的因数而增加。由此，为了充分地利用SiC的有益的雪崩击穿属性的优势，应当采用恰当的方法来将栅极电介质与SiC材料所容受的大电压相屏蔽。
[0006]需要提供SiC技术中的在沟道区域中具有最小缺陷的功率晶体管以及最低成本的屏蔽的栅极结构。
【发明内容】
[0007]公开了一种形成半导体器件的方法。根据一个实施例，该方法包括形成碳化硅半导体衬底，其具有彼此横向间隔开并且在衬底的主表面之下的多个第一掺杂区域、从所述主表面延伸到在所述第一掺杂区域之上的第三掺杂区域的第二掺杂区域、以及在衬底中的从主表面延伸到第一掺杂区域的第四掺杂区域。第二区域具有第一传导类型，并且第一掺杂区域、第三掺杂区域和第四掺杂区域具有第二传导类型。衬底为退火的衬底，从而激活在第二掺杂区域、第三掺杂区域和第四掺杂区域中的杂质原子。形成栅极沟槽，所述栅极沟槽延伸通过第二掺杂区域和第三掺杂区域并且具有布置在第一掺杂区域中的一个区域的一部分之上的底部。在非氧化物和非氮化物形成的氛围中对衬底应用高温步骤，从而沿着栅极沟槽的侧壁对碳化硅原子进行重排列并且形成在栅极沟槽的底部和侧壁之间的圆角。从衬底去除在高温步骤期间沿着栅极沟槽的侧壁形成的表面层。
[0008]公开了一种由具有主表面的第一传导类型碳化硅半导体衬底形成半导体器件的方法。根据一个实施例，该方法包括形成多个掩埋的第二传导类型区域，所述多个掩埋的第二传导类型区域位于主表面之下并且彼此横向间隔开。在衬底中形成第一传导类型源极区域和第二传导类型本体区域。在衬底中形成从主表面延伸到掩埋的第二传导类型区域的第二传导类型接触区域。对衬底进行退火，从而激活源极区域、本体区域和接触区域中的杂质原子。形成栅极沟槽，所述栅极沟槽延伸通过源极区域和本体区域并且具有布置在掩埋的区域的一部分之上的底部。在非氧化物和非氮化物形成的氛围中对衬底应用高温步骤，从而沿着栅极沟槽的侧壁对碳化硅原子进行重排列并且形成在栅极沟槽的底部和侧壁之间的圆角。从衬底去除在高温步骤期间沿着栅极沟槽的侧壁形成的表面层。
【附图说明】
[0009]附图中的元素并不必然彼此按照比例。相同的参考标号指代相对应的相似部分。各种所描述的实施例的特征可以合并除非其彼此相排斥。在附图中描绘了并且在下面的描述中详细阐释了实施例。
[0010]图1示出了根据实施例的具有屏蔽栅电极的垂直功率晶体管的横截面视图。
[0011 ]图2示出了根据实施例的在碳化硅衬底上形成氧化物层的工艺步骤。
[0012]图3示出了根据实施例对图2的氧化物层进行掩模的工艺步骤。
[0013]图4示出了根据实施例的对氧化物层进行蚀刻的工艺步骤。
[0014]图5示出了根据实施例的利用氧化物层作为注入掩模在衬底中形成掩埋的掺杂区域的工艺步骤。
[0015]图6示出了根据实施例的应用到衬底从而形成器件区域以及到掩埋的掺杂区域的电气连接的进一步的工艺步骤。
[0016]图7示出了根据实施例的在图6的衬底上方形成氧化物层的工艺步骤。
[0017]图8示出了根据实施例的对图7的氧化物层进行掩模的工艺步骤。
[0018]图9示出了根据实施例的对图8的氧化物层进行蚀刻的工艺步骤。
[0019]图10示出了根据实施例的利用图9的氧化物层作为蚀刻掩膜来对衬底进行蚀刻从而形成栅极沟槽的工艺步骤。
[0020]图11示出了根据实施例的从衬底去除氧化物层的工艺步骤。
[0021]图12示出了根据实施例的在非氧化物和非氮化物形成的氛围中应用高温步骤从而在栅极沟槽中形成圆角的工艺步骤。
[0022]图13示出了根据实施例的栅极沟槽的可选配置。
[0023]图14示出了根据实施例的在栅极沟槽中形成牺牲氧化物的工艺步骤。
[0024]图15示出了根据实施例的对衬底进行掩模从而选择性地去除牺牲氧化物层的部分的工艺步骤。
[0025]图16示出了根据实施例的在去除了牺牲氧化物的部分之后的衬底。
[0026]图17示出了根据实施例的应用到衬底的进一步的工艺步骤，从而形成栅极沟槽中的栅极电介质，使得栅极沟槽中的电介质材料在栅极沟槽的底部处的整体厚度大于沿侧壁的厚度。
【具体实施方式】
[0027]本文公开的实施例提供了一种由碳化硅半导体衬底102形成半导体器件的方法。图1描绘出了根据本文所描述的方法可以形成的示例性的半导体器件100。该器件100包括彼此横向间隔开并且在衬底102的主表面105之下的多个第一掺杂区域104。从主表面105延伸到在第一掺杂区域104之上的第三掺杂区域108的第二掺杂区域106。第二掺杂区域106具有第一传导类型(例如，η-类型)。第一掺杂区域和第三掺杂区域104、108具有第二传导类型(例如，P-类型)。器件100进一步包括延伸通过第二掺杂区域和第三掺杂区域106、108并且具有布置在第一掺杂区域104中的一个区域的一部分之上的底部112的栅极沟槽110。电气传导的栅电极114布置在栅极沟槽110中并且通过栅极电介质116与衬底102电介质地相绝缘。多个第四掺杂区域122从主表面105延伸到第一掺杂区域104。第四掺杂区域122具有第二传导类型，并且可以相较于其他区域而高度地掺杂(例如，P++)从而使得第四掺杂区域122电传导。
[0028]根据实施例，图1的器件100为η-沟道(耗尽模式)M0SFET，其中第二掺杂区域106为η-型源极区域，并且第三掺杂区域108为P-型本体(沟道)区域。衬底102为通过η-型杂质进行固有掺杂，从而衬底的在本体区域104之下并且与第一掺杂区域104相邻的部分118形成了器件100的η-型漂移区域。漂移区域118(直接或间接地)耦合到更高地掺杂的η-型漏极区域120。源极区域和漏极区域106、120可以通过外部电极(未示出)分别耦合到源极电势和漏极电势。第四掺杂区域122配置为P-型电传导接触区域。接触区域122形成与第一掺杂区域104的欧姆连接并且因此允许第一掺杂区域104连接到外部电势(例如，源极电势)。
[0029]以众所周知的方式，栅电极114配置为在本体区域108中提供或者去除电传导沟道。栅电极114相对于源极电势的偏置提供了对于器件100的0N/0FF控制。第一掺杂区域104配置为将栅极电介质116从在器件100的操作期间在衬底102中产生的电场屏蔽开的掩埋的P-型区域。在器件处于OFF状态并且大的反向电压施加到源极端子和漏极端子的情况下，大的反向电压将跨越漂移区域118而分布。掩埋的P-型区域104利用围绕的η-型材料提供了空间电荷区域(即，耗尽区域)。这个空间电荷区域提供了将栅极电介质116从在漂移区域118中的大电场屏蔽开的保护性屏障。因此，通过以所描绘的形式提供掩埋的P-型区域104，SiC材料的具有优势的击穿特性可以得到利用并且栅极电介质116的阻挡性能在器件100的整体反向阻挡性能中较少具有限制性因素。换句话说，掩埋的P-型区域104改进了器件100的击穿特性。
[0030]根据本文所描述的方法，栅极沟槽110可以形成为与器件100的沟道相邻的第一侧壁124与诸如晶面11-2