一种碳化硅mosfet器件及其制备方法
【技术领域】
[0001]本发明涉及一种碳化硅MOSFET器件，具体涉及碳化硅MOSFET器件JFET区上方的栅氧化层厚度的改变，及该器件的制备方法。
【背景技术】
[0002]相对于以娃为代表的第一代半导体和以砷化镓为代表的第二代半导体，作为第三代半导体代表的碳化硅材料具有更大的禁带宽度和临界击穿电场，从而适合制造高压大功率半导体器件。作为国际上功率电子和新型材料领域研宄的热点，SiC—直以来受到学界的高度重视，并已在Cree、Rohm、Infineon等公司的攻关推动下，进入商业化阶段。
[0003]对于一种高性能高可靠性的功率器件，需要有足够高的耐压能力，承受高压主电路通断。同时，要有尽量低的导通电阻，降低器件工作损耗，达到高效、环保和节能的要求。值得关注的是，不同于硅基MOSFET器件，碳化硅材料的临界击穿电场强度可达到2?3MV/cm。根据氧化层界面处电通量连续性原理，器件承受耐压时JFET区上方栅氧化层电场强度很容易超过4MV/cm，严重影响栅氧化层可靠性。对于碳化硅功率MOSFET器件，JFET区宽度过窄则导通电阻过大，过宽则电场曲率集中效应显著，器件击穿电压下降。因此，在碳化硅MOSFET器件设计中，为抑制栅氧化层电场集中，保证栅氧化层可靠性，通常不惜牺牲导通电阻特性，采用较窄的JFET区宽度、较高的P阱掺杂浓度和较大的P阱结深设计。但会增大器件导通电阻一方面增大了器件导通电阻，另一方面需采用高能高剂量铝离子注入，增大了工艺难度，也不利于降低工作损耗。
【发明内容】
[0004]本发明提供了一种碳化硅MOSFET器件，其具有阶梯形栅氧化层结构。具体为JFET区上方栅氧化层较厚，而沟道区域上方栅氧化层厚度较薄。在不增大器件阈值电压和导通电阻的前提下，能够增强栅氧化层耐压能力与可靠性。
[0005]本发明还提供了所述碳化硅MOSFET器件的制备方法，尤其是栅氧化层的制备方法。
[0006]为实现上述目的，本发明的技术方案如下:
[0007]一种碳化硅MOSFET器件，采用阶梯形的栅氧化层结构，位于沟道区和部分N+源区上方的为第一栅氧化层，其厚度为40?60nm ;位于JFET区上方的为第二栅氧化层，其厚度为 100 ?200nm。
[0008]由于器件阈值电压与沟道区上方的栅氧化层厚度直接相关，因此将该处的栅氧化层设计的较薄，以保证器件阈值电压适中，栅控特性良好；而JFET区上方栅氧化层为电场集中区域，因此将该处的栅氧化层设计的较厚，可以有效减小器件耐压时该氧化层电场强度，提高栅氧化层可靠性。采用这一方案后，即可设计相对较宽的JFET区，保证器件低的导通电阻。
[0009]在本发明的具体实施例中，所述碳化硅MOSFET器件的JFET区宽度为2?6 ym。通常碳化硅MOSFET器件的JFET区宽度为4?8 ym。由于本发明中改变了沟道区和JFET区上方的栅氧化层厚度，减小了导通电阻，所以相应增加了 JFET区宽度，避免器件提前被击穿。
[0010]根据本发明，所述碳化硅MOSFET器件包括:
[0011]SiC N型衬底，为高掺杂的N型碳化硅衬底片；
[0012]N型缓冲层，其位于SiC N型衬底的上表面，优选厚度为I?2 μπι，N+掺杂浓度为I X 118CnT3量级；
[0013]N型外延层，其位于缓冲层的上表面，优选厚度为10?13ym，N+掺杂浓度为I X 1015cm_3?9X10 15cm_3;
[0014]JFET区，其位于N型外延层中部上方，介于相邻的P阱之间，宽度为2?6μπι;
[0015]P阱，其位于N型外延层上方，JFET区两侧，优选深度为0.5?0.8 μ m，Al3+掺杂浓度为 I X 118CnT3?5X10 18CnT3;
[0016]P+欧姆接触区，其位于P阱上方边缘，优选结深为0.2?0.3 μ m，Al 3+掺杂浓度为I X 1019cm_3?5X10 19cm_3;
[0017]N+源区，其位于P阱上方，靠近P+欧姆接触区，优选结深为0.2?0.3 μ m，N+掺杂浓度为 I X 119CnT3?5X10 19CnT3;
[0018]栅氧化层，其位于沟道区、JFET区和部分N+源区的上表面，均为S12，位于沟道区和部分N+源区上方的为第一栅氧化层，其厚度为40?60nm ;位于JFET区上方的为第二栅氧化层，其厚度为100?200nm ;第一栅氧化层覆盖N+源区的宽度由具体工艺参数决定，一般为0.5?2 μ m ;
[0019]多晶硅栅，其位于栅氧化层上表面，优选厚度为0.4?0.6 μπι，P+掺杂浓度为I X102Clcm_3?3X102Clcm_3;
[0020]源极，其位于P+欧姆接触区和N+源区上表面，优选为厚度为30?100nm/100?300nm的Ti/Al合金；和
[0021]漏极，其位于衬底下表面，优选为厚度为30?100nm/100?300nm的Ti/Al合金。
[0022]根据本发明，所述碳化硅MOSFET器件的制备方法步骤包括:
[0023](I)在SiCN型衬底上制备缓冲层，然后在缓冲层上外延生长N型外延层；
[0024](2)在N型外延层上进行铝离子注入，形成P阱，P阱右侧为JFET区；
[0025](3)在P阱上进行铝离子注入，形成P+欧姆接触区7 ;
[0026](4)在P阱上进行氮离子注入，形成N+源区；
[0027](5)采用湿氧热氧化技术，在1000°C?1300°C下反应1min?50min，生长60?140nm厚的S1；J|介质；
[0028](6)采用RIE干法刻蚀，去除JFET区上方以外的S12栅介质；
[0029](7)在1000°C?1350°C下反应20min?lOOmin，在P+欧姆接触区、N+源区、沟道区和JFET区上方的S12栅介质上方继续干氧热生长40?60nm S12栅介质；
[0030](8)在S12栅介质上淀积多晶硅10 ；
[0031](9)采用RIE干法刻蚀，除去P+欧姆接触区和部分N+源区上的多晶硅和S12栅介质，形成多晶硅栅电极图形；其中位于沟道区和部分N+源区上方的为第一栅氧化层，厚度为40?60nm ;位于JFET区上方的为第二栅氧化层，厚度为100?200nm ；
[0032](10)在N+源区和P+欧姆接触区上方，以及SiC衬底背面淀积Ti/Al合金，作为源极和漏极的欧姆接触金属，并在800°C?1000°C氮气氛围中退火。
[0033]所谓RIE(Reactive 1n Etching)为反应离子刻蚀，是干蚀刻的一种。原理是当在平板电极之间施加10?100MHZ的高频电压时会产生数百微米厚的离子层，在其中放入试样，离子高速撞击试样而完成化学反应蚀刻。
[0034]本发明相比于现有技术具有如下优点:
[0035]为有效增强栅氧化层耐压特性，提高栅氧化层可靠性，本发明提供了一种具有阶梯形栅氧化层结构的改进型碳化硅MOSFET器件，其JFET区上方的栅氧化层较沟道区域上方的栅氧化层厚2?4倍。在有效减小栅氧化层电场强度的同时，不致影响器件阈值电压和栅控特性。继而充分扩展设计余量，通过采用较宽的JFET区结构，进一步减小器件导通电阻至6ηιΩ.cm2以下。
【附图说明】
[0036]图1为传统的SiC MOSFET器件结构示意图；
[0037]图2为本发明具有阶梯型栅氧化层的SiC MOSFET器件结构示意图；
[0038]图3为制备本发明具有阶梯型栅氧化层的SiC MOSFET器件的文字流程图；
[0039]图4a?图4j为制备本发明具有阶梯型栅氧化层的SiC MOSFET器件的工艺流程图。
[0040]其中，I为SiC N型衬底；2为N型缓冲层；3为N型外延层；4为P阱；5为JFET区；6为沟道区；7为P+欧姆接触区；8为N+源区；9为栅氧化层；9-1为第一栅氧化层；9_2为第二栅氧化层；10为多晶硅栅；11为源极；12为漏极。
【具体实施方式】
[0041]下面通过实施例进一步阐释本发明。
[0042]本申请中SiC MOSFET器件的结果是对称的，图1?4中仅示出了其左半部分的区域，右半部分为左半部分的镜像。
[0043]图1为传统的SiC MOSFET器件结构示意图，包括:
[0044]SiC N型衬底1，为高掺杂的N型碳化硅衬底片；
[0045]N型缓冲层2，其位于SiC N型衬底I的上表面，厚度为I?2 μ m，N+掺杂浓度为I X 118CnT3量级；
[0046]N型外延层3，其位于缓冲层2的上表面，厚度为10?13 ym，N+掺杂浓度为I X 1015cm_3?9X10 15cm_3;
[0047]JFET区5，其位于N型外延层3中部上方，介于相邻的P阱4之间，宽度为2?6 μ m ；
[0048]P阱4，其位于N型外延层3上方，JFET区5两侧，深度为0.5?0.8 μ m、Al3+掺杂浓度为 I X 118CnT3?5X10 18CnT3;
[0049]P+欧姆接触区7，其位于P阱4上方边缘，结深为0.2?0.3 μ m、Al 3+掺杂浓度为I X 1019cm_3?5X10 19cm_3;
[0050]N+源区8，其位于P阱4上方，靠近P +欧姆接触区7，结深为0.2?0.3 μ m、N +掺杂浓度为 I X 119CnT3?5X10 19CnT3;
[0051]栅氧化层9，其位于N+源区8、沟道