碳化硅半导体装置及其制造方法
【技术领域】
[0001] 本发明设及一种降低碳化娃外延层表面的结晶缺陷密度的碳化娃半导体装置及 其制造方法。
【背景技术】
[0002] 近年来，碳化娃半导体装置作为能够超越娃器件的特性限制的器件备受关注。尤 其是碳化娃半导体装置与娃半导体装置相比，具有击穿电场强度高(大约高10倍）、热传导 率高(大约高3倍)等优异的物理特性，从而期待将运些优异的物理特性应用于功率半导体 装置。
[0003] 运些优异的物理特性依赖于Si与C原子间较大的结合能量，但另一方面，由于Si与 C结合时周期性结构不同，其结晶中大多存在2H、3C、4H、細、15R等多型（结晶多型），在结晶 生长中容易发生不匹配运样的问题。因此，实际情况为，在制作SiC单晶时，不可避免地混入 不同种类的多型结晶，容易发生由多型结晶的形成所引起的结晶不匹配而导致的错位等结 晶缺陷。因此，与几乎接近于无错位的Si半导体相比，现有的SiC半导体中大多存在巨大的 结晶缺陷。
[0004] 然而，作为SiC基板原材料的SiC结晶晶锭，由于高溫下的烙液的稳定性差，因此如 Si运样难W从烙液中进行结晶生长，通常采用升华法来制作。将从运种用升华法制作出的 晶锭上切出的SiC半导体晶圆作为衬底基板，在该SiC衬底基板上通过气相法使SiC层外延 生长，在该SiC外延层（W下称为SiC外延层）中做出杂质扩散层及接合结构，来制造 SiC器 件。在SiC外延层上形成器件时，可W适用与Si器件大致同样的工艺，但由于在SiC衬底基板 及SiC外延层中，渗杂剂原子几乎不进行热扩散，因此在杂质扩散层的形成中不能使用热扩 散法运一方面有较大区别。
[0005] 因此，在SiC器件中，在形成杂质扩散层时，需要根据扩散层的深度通过离子注入 条件不同的多阶段(多次)高溫离子注入来形成扩散层，W及为使其活性化而进行1600°c W 上高溫热处理。
[0006] 由于SiC器件是在半导体基板两主表面间方向上流过电流的纵型器件，因此若半 导体基板的电流通路内存在结晶缺陷，则器件的电气特性恶化，产品合格率下降。例如，在 SiC-SBD(碳化娃肖特基势垒二极管；SiC-Shottky Barrier Diode)或SiC-M0SFET(碳化娃 金属氧化物半导体场效应晶体管)等器件中，尤其在其SiC外延层表面的结晶缺陷直接关系 到特性恶化和可靠性品质，因此表面缺陷密度的降低及表面缺陷密度评价方法的确定对于 提高SiC器件合格率及可靠性将成为重要的研究课题。
[0007] SiC外延层表面的缺陷大致分为，引起作为基底的SiC衬底基板缺陷的贯通螺型错 位(TSD)或贯通刃型错位(T邸)等向上层的外延层延伸的错位缺陷、W及外延生长中在外延 层内形成的缺陷（凹孔（ククシ木一瓜)等）。
[000引图2中的(a)中，示意性示出了SiC半导体装置的截面，该SiC半导体装置是通过不 导入应变层而形成SiC外延层的现有制造方法，使形成于SiC衬底基板上的TSD，保持TSD不 变地扩展到外延层表面，或者使结晶缺陷类型转换为基底面错位（Basal Plane Dislocation, W下称为BPD)或胡萝h型（年中口外)缺陷并扩展到外延层表面。
[0009] 作为SiC衬底基板原有的缺陷，在2000年代，被称为微管的错位缺陷已成为较大问 题，而现在通过改善结晶制作方法，微管缺陷已大幅减少。然而即便是现在，实际情况是上 述称为TSD、T抓的错位缺陷仍存在大概1000个/cm 2的程度，W运些缺陷为起点，进而存在向 外延层中扩展延伸缺陷的问题，要求降低SiC衬底基板的缺陷。
[0010] 此外，对于外延层形成中发生的缺陷（凹孔等），通过改良外延层形成装置、形成条 件正在逐步降低。实际情况是:无法充分控制使上述SiC衬底基板上发生的TSD或T邸等错位 缺陷继续向外延层延伸并贯通运样的缺陷，尤其对于在表面上形成有凹凸图案的胡萝h型 缺陷几乎无法控制。该胡萝h型缺陷是指与螺旋错位和基底面错位相关的缺陷。已知运些缺 陷与器件的电气特性不良，尤其是漏电流不良有关，并成为产品合格率低下的主要原因。
[0011] 接下来，WSiC-S抓为例，对现有的SiC器件制造工序的概要进行说明。图5(1)表示 SiC-S抓的完成截面，图5(2)表示其制造工序。
[001^ 在图5(2)中的工序(a)中，对n型SiC衬底基板1(杂质浓度>1 X l0i8cnf3,基板厚度 350皿)的Si面侧进行化学机械研磨（Qiemical Mechanical Polising, W下称为CMP)并进 行外延层形成前处理。
[OOK]图5(2)中的工序(b)中，在该Si面上堆积n型SiC外延层2(杂质浓度约1 X l〇i6cnf3， 基板厚度lOwii)。原料气体使用SiH4、C抽8,运载气体使用出，在生长溫度1700°C下进行CVD生 长。使用氮(化)作为n型渗杂剂。
[0014] 在图5(2)中的工序(C)中，在SiC外延层2表面上形成S抓周边耐压结构。即，通过Al 或B等多阶段离子注入，在形成规定深度(Xj)的P型离子注入区域后，W1600°C左右进行热 处理，使注入离子种类活性化，形成具有电场缓和功能的P型区域3作为周边耐压结构。
[0015] 在图5(2)中的工序(d)中，在SiC衬底基板1的背面侧形成Ni蒸锻膜后，Wiooor左 右进行热处理，形成欧姆特性（才一夕性)的Ni娃化物膜4。然后，在SiC衬底基板表面侧的 SiC外延层2表面上形成氧化膜5的接触孔后，形成Ti等的肖特基势垒电极6。在肖特基势垒 电极6与SiC外延层2的接合部上，通过500°C左右的热处理，形成Ti娃化物等的娃化物层。
[0016] 在图5(2)中的工序(e)中，分别在表面侧形成AlSi电极膜7,在背面形成Ti/Ni/Au 电极8,从而完成SBD器件。
[0017]在W上说明的SiC-SBD器件的制造工序中，若在工序(b)中形成的SiC外延层2的表 面上存在结晶缺陷，则在工序(d)中形成Ti娃化物层时，将阻碍形成良好的肖特基结，因此 成为SBD器件特性不良的原因。
[0018] SiC外延层表面的缺陷，很有可能受到形成S抓的肖特基势垒的表面侧娃化物层或 MOSFET的栅氧化膜品质的影响。特别是在S抓中，由于缺陷的生成而导致肖特基势垒高度变 化，有可能增大漏电流。此外，由于运些表面缺陷大多在SiC表面形成有阶梯状的高度差，因 此在该台阶部，娃化物层的形成变得不均匀，有可能成为局部电场集中点。因此，如上所述， 在实际的器件制造工序中，通常在评价外延层表面的缺陷分布的阶段，将存在特定缺陷种 类的忍片从制造工序中排除。在运些表面缺陷中，作为出现频率最高的缺陷种类有胡萝h型 缺陷。最近，正逐步研究尤其是由胡萝h缺陷引起的对器件合格率的影响，尤其在进行与反 向特性恶化相关的讨论。如上所述，对于SiC外延层的表面缺陷，旨在改善器件的合格率，并 讨论各种降低缺陷的方法，其主要成果是改善基板的形成方法。
[0019] 为了提高SiC器件制造中的合格率，对于降低结晶缺陷的方法，已知下述专利文 献。
[0020] 专利文献1、2中公开了通过使结晶生长初期的缓冲层最优化来降低缺陷的方法。 专利文献3中公开了如下方法:通过选择外延层的生长条件将微管等缺陷埋在在中途而使 其不到达表面的方法。进而，专利文献4中公开了如下方法:通过中断外延碳化娃层的生长 并进行蚀刻，从而使外延层厚度减小，终止胡萝h型缺陷，接着，通过使外延碳化娃的第二层 再生长的工序来降低外延层表面的胡萝h缺陷。
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