碳化硅半导体装置的制造方法
【专利说明】
[00011相关申请的相互参照
[0002] 本申请基于2013年10月2日提出的日本申请第2013 - 207525号，这里援引其记载 内容。
技术领域
[0003] 本申请涉及具有沟槽栅的碳化硅(以下称作SiC)半导体装置。
【背景技术】
[0004] 近年来，SiC作为能够得到较高的电场击穿强度的功率器件的材料而受到关注。在 SiC半导体装置中，由于电场击穿强度较强，所以能够进行大电流的控制。因此，被期待灵活 运用于混合化用的马达的控制。
[0005] 在SiC半导体装置中，为了进一步流动大电流，将沟道密度提高是有效的。因此，在 硅晶体管中，沟槽栅构造的MOSFET得以被采用并被实用化。该沟槽栅构造是当然还能够适 用于SiC半导体装置的构造，但在应用于SiC的情况下，存在较大的问题。即，SiC由于击穿电 场强度是硅的10倍，所以SiC半导体装置以施加硅器件的近10倍的电压的状态被使用。因 此，具有的问题是，在进入到SiC之中的沟槽内形成的栅绝缘膜上也施加硅器件的10倍强度 的电场，在沟槽的角部，栅绝缘膜容易击穿。通过仿真进行计算的结果是，在对漏极施加 1200V的情况下，在沟槽栅集中了 lOMV/cm的电场。为了承受实际的使用，需要设置为一半即 5MV/cm以下。
[0006] 作为解决这样的问题的技术，在专利文献1中，提出了在构成沟槽栅构造的沟槽的 底部形成有P型层的SiC半导体装置。这样，通过在构成沟槽栅构造的沟槽的底部形成p型 层，缓和在沟槽底部中的栅绝缘膜内的电场集中，防止栅绝缘膜被击穿。此外，仅在沟槽的 底部形成P型层的情况下，当浪涌侵入时浪涌穿过沟槽栅构造的底部，将栅绝缘膜击穿。因 此，在相邻的沟槽之间也形成P型层，抑制当反偏时等电位线进入到沟槽之间，防止栅绝缘 膜被击穿。
[0007 ]但是，S i C由于是宽带隙的材料，其内部电位较大，在3 V以上。因此，即使将源、漏连 接到0V，在p型层的周围整个区域，也自然地扩展出对p型层施加约-3V的程度的耗尽层。因 而，由于从P型层延伸的耗尽层，各P型层之间的电流路径狭窄，发生导通电阻上升的问题。
[0008] 现有技术文献
[0009] 专利文献
[0010] 专利文献1:日本特开2001 - 267570号公报
【发明内容】
[0011]本发明鉴于上述问题点，目的在于提供能够防止栅绝缘膜被击穿并且抑制导通电 阻的上升的碳化硅半导体装置。
[0012]本发明的一个实施方式的碳化硅半导体装置具备反型MOSFET，该反型MOSFET具有 衬底、漂移层、电流分散层、基体区域、源区、多条沟槽、栅绝缘膜、栅电极、源电极、漏电极以 及底层。
[0013] 上述衬底由碳化硅构成，具有第1或第2导电型。上述漂移层形成在上述衬底之上， 由与上述衬底相比被设为低杂质浓度的第1导电型的碳化硅构成。上述电流分散层形成在 上述漂移层之上，并且，由与上述漂移层相比第1导电型杂质浓度更高的碳化硅构成。上述 基体区域形成在上述电流分散层之上，由第2导电型的碳化硅构成。上述源区形成在上述基 体区域的上层部，由与上述漂移层相比更高浓度的第1导电型的碳化硅构成。
[0014] 上述多条沟槽从上述源区的表面形成到比上述基体区域更深的位置，以一个方向 为长度方向而呈条状排列。上述栅绝缘膜形成在上述沟槽的内壁面。上述栅电极在上述沟 槽内形成在上述栅绝缘膜之上。上述源电极电连接于上述源区以及上述基体区域。上述漏 电极形成在上述衬底的背面侧。上述底层配置得比上述基体区域靠下方，将包含上述沟槽 的底部的角部在内的上述沟槽的底部覆盖，被设置为上述电流分散层以上的深度，具有第2 导电型。上述反型M0SFET，通过控制向上述栅电极的施加电压而在位于上述沟槽的侧面的 上述基体区域的表面部形成反型的沟道区域，经由上述源区和上述电流分散层以及上述漂 移层，在上述源电极以及上述漏电极之间流过电流。
[0015] 在上述碳化硅半导体装置中，以将上述沟槽的底部覆盖的方式形成上述底层，并 且在上述基体区域与上述漂移层之间形成上述电流分散层。因此，能够缓和上述沟槽的底 部中的上述栅绝缘膜内的电场集中，防止上述栅绝缘膜被击穿。此外，在上述基体区域与上 述底层之间从由上述沟槽与上述电流分散层相接的部分构成的电流蓄积层到上述漂移层 之间确保不被耗尽层截断的电流通路。由此，导通电阻也能够降低。
【附图说明】
[0016] 本发明的上述或其他目的、结构、优点通过参照以下附图的以下详细说明而更加 明确。
[0017] 图1是本发明的第1实施方式的沟槽栅构造的MOSFET的剖面图。
[0018]图2是表示图1所示的MOSFET在导通时的耗尽层的扩展方式的剖面图。
[0019]图3是表示从图1所示的MOSFET中去掉η型电流分散层后的构造在导通时的耗尽层 的扩展方式的剖面图。
[0020]图4(a)~图4(c)是表示图1所示的MOSFET的制造工序的剖面图。
[00211图5 (a)~图5 (c)是表示接续于图4 (c)的MOSFET的制造工序的剖面图。
[0022] 图6(a)以及图6(b)是表示接续于图5(c)的MOSFET的制造工序的剖面图。
[0023] 图7是表示η型电流分散层的深度与对栅氧化膜施加的栅电场之间的关系的曲线 图。
[0024] 图8是表示η型电流分散层的深度与导通电阻的关系的曲线图。
[0025]图9是本发明的第2实施方式的沟槽栅构造的MOSFET的剖面图。
【具体实施方式】
[0026]以下，基于附图对本发明的实施方式进行说明。另外，在以下的各实施方式中，对 于彼此相同或等同的部分，附加相同符号来进行说明。
[0027] (第丨实施方式）
[0028] 对本发明的第1实施方式进行说明。这里，作为SiC半导体装置中具备的元件，对反 型的沟槽栅构造的MOSFET进行说明。
[0029]首先，参照图1，对本实施方式的沟槽栅构造的MOSFET的剖面结构进行说明。该图 与提取出2个单元的MOSFET的结构相对应。该图中虽然仅记载了 2个单元的MOSFET，但与图1 所示的MOSFET构造相同的MOSFET相邻地配置有多个列。
[0030] 图1所示的MOSFET利用由SiC衬底等构成的n+型层1形成。n+型层1设置为，磷等η型 杂质浓度例如为5.0 X IO18~1.0 X IO2tVcm3，厚度为100~400μπι，这里将η型杂质浓度设为 I.OX 1019/cm3，将厚度设为100μπι。在该η+型层1的表面，形成由SiC构成的ιΓ型漂移层2,磷等 η型杂质浓度例如为7. OX IO15~1.0 X IO1Vcm3，厚度为8~12μπι，这里将η型杂质浓度设为 8.OX IO1Vcm3，将厚度设为ΙΟμπ^ιΓ型漂移层2的杂质浓度可以在深度方向上是固定的，但 也能够设置为，对浓度分布带来倾斜，ιΓ型漂移层2中的η +型层1侧的部分相比于从η+型层1 远离的一侧而言为高浓度。这样，能够降低ιΓ型漂移层2的内部电阻，因此能够降低导通电 阻。
[0031] 在该IT型漂移层2的表层部形成有η型电流分散层3以及P型基体(base)区域4,进 而，在P型基体区域4的上层部分形成有n +型源区5以及P+型接触层6。
[0032] η型电流分散层3构成为，磷等η型杂质浓度约为例如5 ·0 X IO16~2 · 5 X 1017/cm3，厚 度约为0.7~1.2μπι，这里将η型杂质浓度设为I .OX IO1Vcm3，将厚度设为1 .Ομπι。!!型电流分 散层3的杂质浓度设定为这样的浓度，即，与在SiC的内部电位(约3V)下在η型电流分散层3 中延伸的耗尽层的距离的2倍相比，ρ型基体区域3与ρ型底层10之间的距离更大。具体而言， 由于SiC的内部电压而在η型电流分散层中延伸的耗尽层的距离L如数学式1所示。数学式1 中，Nd为η型电流分散层3的杂质浓度，ε〇为真空的介电常数（=8.854 X 1(T14F/Cm)，q为元电 荷(elementary charge)( = I ·6 X 10-19C)，Ks为碳化娃的相对介电常数（=约10)，Ψ(1为碳 化硅的内部电位（=约3V)。