碳化硅半导体装置及其制造方法
【技术领域】
[0001]本发明涉及碳化硅半导体装置及其制造方法，详细地说，涉及沟槽栅极型的碳化硅半导体装置。
【背景技术】
[0002]作为高耐压、低损失、并且能够高速开关的半导体装置，使用碳化硅半导体装置。特别是，沟槽栅极型的碳化硅半导体装置与通常的平面型的碳化硅半导体装置相比，每单位面积的沟道密度更高，能够增大电流量，并且能够期待导通(ON)电阻的降低。
[0003]在沟槽栅极型的碳化硅半导体装置中，一般来说，在η型半导体基板上，形成由低缺陷密度的η型半导体构成的外延层，进而形成P型半导体层。在表面形成与源极电极连接的η型高浓度层(η+层)、以及与上述P型半导体层连接的P型高浓度层(P +层)，以贯通P型半导体层的方式形成沟槽。
[0004]在沟槽栅极型的碳化硅半导体装置中，在沟槽中埋入栅极绝缘膜以及栅极电极材料，形成栅极电极。一般来说，沟槽被形成为细长的形状。因此，与在半导体装置的表面平坦地形成栅极电极的平面型相比，能够提高栅极电极的密度，所以能够提高每单位面积的沟道密度，实现导通电阻的降低。但是，由于较深地掘入沟槽，所以碳化硅半导体装置的背面的漏极电极与沟槽内的栅极电极的距离变短，电场强度变高。在这种状况下，有可能产生绝缘击穿，同时达到由导通电阻的降低带来的高效化和高耐压化是困难的。
[0005]针对该课题，提出了在与沟槽相分离的部分，与沟槽的深度相同地、或者比沟槽的深度更深地形成P型阱区，来改善耐压的构造(专利文献I)。耗尽层从该深的P型阱区与其正下方的η型漂移层的接合部扩展而保护沟槽底部，能够缓和碳化硅半导体装置的背面的漏极电极与栅极绝缘膜之间的电场强度，能够提高耐压。
[0006]现有技术文献
[0007]专利文献
[0008]专利文献1:日本特开2009-117593号公报
【发明内容】
[0009]然而，如专利文献I那样，在沟槽底部形成耗尽层，能够降低栅极绝缘膜中的电场强度，但电场最集中且成为高电场的沟槽的下端的角部分暴露于漂移层，所以有时通过耗尽层无法完全保护。因此，无法充分地缓和电场强度，无法大幅改善耐压。另外，如果使P型阱区接近于沟槽，则耗尽层容易到达沟槽下端，能够缓和对栅极绝缘膜施加的电场强度，能够提高耐压。但是，同时使得在使该使半导体装置导通时的电流路径变窄，所以电阻变高，无法达到高效化。即，在碳化硅半导体装置中，存在难以同时得到导通时的高效化、与截止(OFF)时的高耐压化这样的问题。
[0010]本发明是鉴于上述情况而完成的，其目的在于，缓和沟槽内的栅极绝缘膜与漏极电极之间的电场集中，实现高耐压化，并且实现导通电阻的降低，得到高效的碳化硅半导体目.0
[0011]为了解决上述课题并达到目的，本发明具有:第I导电类型的碳化硅半导体基板；漂移层，形成于第I导电类型的碳化硅半导体基板的第I面；沟槽，在漂移层中形成，在内部隔着栅极绝缘膜形成了栅极电极；第2导电类型的高浓度阱区，与沟槽隔出间隔地形成，并且比沟槽深；以及第2导电类型的体区域，被形成为从相比沟槽的底部而更靠上侧的位置朝向第2导电类型的高浓度阱区的底部变深。
[0012]发明效果
[0013]本发明的碳化硅半导体装置被形成为第2导电类型的体区域从相比处于沟槽的底部端的栅极电极端更靠上侧的位置朝向P型高浓度阱区的底部变深。换而言之，做成将沟槽埋入到第2导电类型的体区域的构造，所以在碳化硅半导体装置截止时，耗尽层从漂移层与体区域的接合部分起扩展，能够缓和向沟槽的底部端的电场集中，另外，将第2导电类型的高浓度阱区形成得比沟槽深，所以第2导电类型的高浓度阱区吸引来自漏极电极的电场，能够提高耐压。另外，在碳化硅半导体装置导通时，在沟槽正下方没有耗尽层，沟槽旁边的电流路径不受体区域妨碍而形成沟道，碳化硅半导体装置导通时的电阻低，能够达到高效化。因此，能够同时达到碳化硅半导体装置导通时的高效化、截止时的高耐压化。
【附图说明】
[0014]图1是本发明的实施方式I的碳化硅半导体装置的俯视图。
[0015]图2(a)以及(b)是本发明的实施方式I的碳化硅半导体装置的剖面图，(a)是图1的A-A剖面图，(b)是图2(a)的局部放大图。
[0016]图3(a)?(d)是示出本发明的实施方式I的碳化硅半导体装置的制造方法的工序剖视图。
[0017]图4(a)以及(b)是示出本发明的实施方式I的碳化硅半导体装置的制造方法的剖面图。
[0018]图5是示出与本发明的实施方式I比较的构造A的剖面图。
[0019]图6是示出与本发明的实施方式I比较的构造B的剖面图。
[0020]图7是示出本发明的实施方式I的碳化硅半导体装置的电场-电压特性的图。
[0021]图8是示出本发明的实施方式I的碳化硅半导体装置的导通特性的图。
[0022]图9是本发明的实施方式2的碳化硅半导体装置的剖面图。
[0023]图10是示出与本发明的实施方式2比较的构造C的剖面图。
[0024]图11是示出本发明的实施方式2的碳化硅半导体装置的截止特性的图。
[0025]图12是本发明的实施方式3的碳化硅半导体装置的剖面图。
[0026]图13是本发明的实施方式4的碳化硅半导体装置的俯视图。
[0027]图14是示出本发明的实施方式4的碳化硅半导体装置的制造方法的工序剖视图。
[0028]符号说明
[0029]In型碳化硅基板、2漂移层、3n型源极区域、4p型体区域、5p型阱接触区域、6p型高浓度阱区、7沟槽、8栅极绝缘膜、9栅极电极、10源极电极、11漏极电极、12η型高浓度区域、13ρ型低浓度体区域、14ρ型高浓度体区域、15掩模、16终端区域、17锥形掩模。
【具体实施方式】
[0030]以下，根据附图来详细说明本发明的碳化硅半导体装置的实施方式。此外，本发明不限定于以下的叙述，在不脱离本发明的主旨的范围内能够适当变更。另外，在以下所示的附图中，为了便于理解，各部件的比例尺有时与实际不同。此外，在实施方式的说明以及各附图中，附加了相同的符号的部分表示相同或者相当的部分。另外，在对碳化硅半导体装置的构造部分附记了高浓度、低浓度的情况下，表示离子注入的浓度的高低，但不表示绝对浓度的高低，而表示在与周围的相同极性的区域相比时的相对的高浓度/低浓度。
[0031]实施方式I
[0032]<碳化娃半导体装置的构造>
[0033]图1是本发明的实施方式I的碳化硅半导体装置的俯视图，为了容易示出碳化硅半导体装置的表面构造，而示出了省略了源极电极10的状态。另外，图2是本发明的实施方式I的碳化硅半导体装置的剖面图(还包括源极电极10)，图2 (a)示出了图1的A-A部分的剖面，图2(b)放大地示出了用图2(a)的虚线来圆圈包围了的部分。
[0034]碳化硅半导体装置如图2(a)所示，在η型碳化硅基板I的上表面形成了由η型碳化硅构成的漂移层2，在η型碳化硅基板I的下表面形成了漏极电极11。在碳化硅半导体装置的上表面，如图1所示，在周围附近形成了由P型碳化硅构成的终端区域16，在其内侧形成了上下端部分横向相连且纵向为条状的沟槽7。
[0035]在沟槽7与邻接的沟槽7的中间部分，如图2(a)所示，以包围ρ型高浓度阱区6的方式形成了 P型体区域4，在与源极电极10的界面，在ρ型体区域4的上部形成η型源极区域3，另外在ρ型高浓度阱区6的上部形成了 ρ型阱接触区域5。在沟槽7的内部壁面形成了栅极绝缘膜8，在其内部形成了栅极电极9。此外，关于各半导体区域，基于离子注入的离子种类、杂质浓度不同，关于具体的制造方法、杂质浓度等将在后面叙述。
[0036]如图2(b)所放大示出的那样，ρ型高浓度阱区6形成得比沟槽7深，ρ型体区域4被形成为在沟槽7的底部附近，期望从栅极电极9下端朝向ρ型高浓度阱区6的下部而变深。在这里，沟槽7的底部附近是指将栅极电极9的下端作为理想位置的地方，期望的是，设为比沟槽7的底部端更向上侧，优选设为与沟槽7底部的栅极绝缘膜8的厚度相当的位置附近。P型体区域4与漂移层2的边界相对于漂移层2表面倾斜地形成，沟槽7底部、与隔着该沟槽7的两侧的ρ型体区域4所形成的角度期望是钝角。ρ型体区域4与漂移层2的边界以沟槽7底部与隔着该沟槽7的两侧的ρ型体区域4所形成的角度为钝角的方式，相对于漂移层2表面倾斜，从而耗尽层c以覆盖沟槽7底部的边缘的方式延伸。因此，即使P型体区域4的下端(底部端)向沟槽边缘显露出的方向少许偏移，由于耗尽层c延伸至周围，沟槽7底部的边缘也被充分地覆盖，能够缓和电场并提高耐压。在沟槽7底部与两侧的P型体区域4所形成的角为锐角的情况下，沟槽7成为较深地埋入到ρ型体区域4的形状，从P型体区域4与漂移层2的接合部产生的耗尽层c覆盖整个沟槽7，半导体装置导通时的电阻变高。
[0037]ρ型体区域4如前面所述，在从栅极电极9的下端、S卩比沟槽7的底部端更向上侧的与沟槽7底部的栅极绝缘膜8的厚度相当的位置附近开始，朝向ρ型高浓度阱区6的底部而变深地形成时，显示出最良好的特征。在这里，相比沟槽7的底部端更向上侧的与沟槽7底部的栅极绝缘膜8的厚度相当的位置不一定仅指相比沟槽7的下端更向上表面侧的与沟槽7底部的栅极绝缘膜8的厚度完全一致的位置，而是表示由于工艺上的装置精度、离子注入工序中的界面的模糊等偏差而可能变动的位置。
[0038]将P型体区域4的范围定义为直到基于离子注入的杂质浓度变化了目标值的±50%的范围。此时，根据离子注入中的杂质浓度的分布，P型体区域4的边界以±35nm程度进行变动。因此，如果考虑离子注入工序中的装置精度等，则