Cmos架构的隧穿场效应晶体管(tfet)以及制造n型和p型tfet的方法
【技术领域】
[0001] 本发明的实施例属于半导体器件领域，并且具体而言，属于CMOS架构的隧穿场效 应晶体管（TFET)和制造N型和P型TEFT的方法的领域。
【背景技术】
[0002] 过去几十年中，集成电路中特征的的按比例缩放已经是日益增长的半导体产业的 驱动力。按比例缩放到越来越小的特征使得半导体芯片的有限基板面（realestate)上增 加功能单元的密度。例如，缩小晶体管尺寸容许在芯片上并入增加数量的存储器件，导致制 造具有增加容量的产品。然而，对更多容量的驱动不是没有问题。优化每一个器件的性能 的必要性变得越来越显著。
[0003] 在集成电路器件的制造中，随着器件尺寸继续按比例缩小，诸如三栅极晶体管之 类的多栅极晶体管已经变得更加普遍。在传统工艺中，通常在体硅衬底或绝缘体上硅衬底 上制造三栅极晶体管。在一些情况下，由于体硅衬底的较低成本，并且因为体硅衬底实现 了不太复杂的三栅极制造工艺，所以体硅衬底是优选的。然而，在体硅衬底上，三栅极晶体 管的制造工艺在将金属栅极电极的底部与在晶体管本体底部的源极和漏极延伸尖端（即， "鳍"）对准时常常遇到问题。当在体衬底上形成三栅极晶体管时，出于最佳栅极控制并且 为了减小短沟道效应，需要适当的对准。例如，如果源极和漏极延伸尖端比金属栅极电极更 深，则会发生穿通。替换地，如果金属栅极电极比源极和漏极延伸尖端更深，则结果会是不 受欢迎的栅极电容寄生现象。
[0004] 已经尝试了许多不同技术来减小晶体管的结漏。然而，在结漏抑制领域中仍需要 显著的改进。
【附图说明】
[0005] 图1示出了（a)根据本发明的实施例的具有无应变的Ge或GeSn窄本体的同质结 TFET器件的一部分，和（c)根据本发明的实施例的具有无应变的窄源极/沟道结的异质结 TFET器件的一部分。在（b)中，示出了对应于（a)的弛豫的5nmGe双栅极器件的主带边沿 (leadingbandedge)。在（d)中示出了（c)的结构的带排列的前边沿。
[0006] 图2A示出了根据本发明的实施例的平面双轴拉伸应变的Ge或GeSn同质结TFET 器件的一部分的成角度的视图。
[0007] 图2B示出了根据本发明的实施例的基于悬浮纳米线或纳米带Ge或GeSn同质结 的TFET器件的一部分的成角度的并且局部横截的视图。
[0008] 图2C示出了根据本发明的实施例的基于三栅极或鳍式场效应晶体管Ge同质结的 TFET器件的一部分的成角度的视图。
[0009] 图3A示出了根据本发明的实施例的具有拉伸应变的Ge区的垂直TFET器件的一 部分的成角度的视图。
[0010] 图3B示出了根据本发明的实施例的具有拉伸应变的Ge区的另一个垂直TFET器 件的一部分的成角度的视图。
[0011] 图3C示出了根据本发明的实施例的具有拉伸应变的Ge区的再另一个垂直TFET 器件的一部分的成角度的视图。
[0012] 图4示出了根据本发明的实施例的具有拉伸应变的Gei_ySny区的垂直TFET器件的 一部分的成角度的视图。
[0013] 图5是根据本发明的实施例的在大约300K温度的体弛豫的Ge的能带图500。
[0014] 图6是根据本发明的实施例的四个L谷的鳍式场效应晶体管器件的沿不同限制取 向的电子质量的表。
[0015] 图7是根据本发明的实施例的N型和P型无应变Ge器件的仿真的漏极电流（ID) 随栅极电压（VG)变化的函数关系的绘图。
[0016] 图8是根据本发明的实施例的仿真的能量（meV)随双轴应力（MPa)体Ge器件变 化的函数关系的绘图。
[0017] 图9A是根据本发明的实施例的N型和P型应变和无应变Ge器件的仿真的漏极电 流（ID)随栅极电压（VG)变化的函数关系的绘图。
[0018] 图9B是根据本发明的实施例的P型应变Ge器件或III-V族材料器件中的仿真的 漏极电流（ID)随栅极电压（VG)变化的函数关系的绘图。
[0019] 图10A是根据本发明的实施例的示出了使用Jaros带偏移理论计算的GeSn中的 直接带隙和间接带隙与Sn含量的关系的绘图1000A。
[0020] 图10B是根据本发明的实施例的描绘了Gei_x_ySixSny三元合金的过渡的绘图 1000B〇
[0021] 图11A是根据本发明的实施例的描绘了对于不同线尺寸的在图3A中所示出的结 构的应力仿真的绘图。
[0022] 图11B是根据本发明的实施例的描绘了在图3B中所示出的结构的应力仿真的绘 图。
[0023] 图11C是根据本发明的实施例的描绘了在图3C中所示出的结构的应力仿真的绘 图。
[0024] 图12示出了根据本发明的一种实施方式的计算设备。
【具体实施方式】
[0025] 描述了CMOS架构的隧穿场效应晶体管（TFET)和制造N型和P型TEFT的方法。在 以下描述中，阐述了多个具体细节，诸如具体的集成度和材料域，以便提供对本发明的实施 例的透彻理解。对于本领域技术人员将显而易见的是，本发明的实施例可以在没有这些具 体细节的情况下得以实施。在其它情形中，诸如集成电路设计版图之类的众所周知的特征 未详细描述，以便不会没有必要地模糊本发明的实施例。此外，应当理解的是，图中所示出 的各个实施例是示例性表示，而不必按比例绘制。
[0026] 本文所描述的一个或多个实施例针对使用互补N型和P型TFET器件的间接带隙 到直接带隙的过渡的方法和由其得到的器件。在更具体的实施例中，由IV族材料制造TFET 器件。器件可以应用于逻辑架构中和低功率器件架构中。一个或多个实施例针对通过在IV 族材料中使用间接到直接的带隙的过渡来实现高性能N型和P型TFET器件。本文描述了 用以设计制造这种器件的方法和结构。在一个实施例中，相对于具有大约60mV/deCade的 热限制的相应的金属氧化物半导体场效应晶体管（MOSFET)，TFET用于实现了更陡峭的亚 阈值斜率（SS)。通常，本文所描述的实施例可以适合于用于具有低功率应用的逻辑器件的 高性能晶体管或按比例缩放的晶体管。
[0027] 为了提供背景环境，由于存在直接带隙和各种异质结构带排列，基于III-V族材 料的TFET应提供高驱动电流和低SS。对于III-V族材料异质结构袋状N型TFET，已经实 现了小于60mV/decade的SS。借助对等效氧化物厚度（EOT)、本体按比例缩放和阻挡层设 计的进一步器件优化，在例如大约〇. 3V的VCC的低指标VCC方面，预计III-V族材料N型 TFET优于III-V族材料M0SFET。然而，III-V族材料中的导带状态的低密度会对在基于 III-V族材料的P型TFET中实现低SS和高导通电流（IJ呈现基本的限制。
[0028] 此外，以或者由技术上重要的诸如硅（Si)、锗（Ge)或硅锗（SiGe)之类的IV族材 料制造的TFET中的电流会受到较大带隙（例如，Si中为1. 12eV)和/或低间接带隙隧 穿电流的限制。在Si和Ge中，价带顶在gamma点，而最低导带在Si中为delta点以及在 Ge中为L点。在源极/沟道结的导带与价带之间的隧穿由光子辅助的两步骤工艺来实现。 所述过程通常具有低概率，其对于基于间接带隙材料的TFET会导致低。例如，在最佳执 行的Si/SiGe异质结构TFET中，实验性实现的1?在IV栅极过驱动下大约为40nA/微米， 其比在0. 3V栅极过驱动下的III-V族材料器件的上述低大约25倍。还没有实现基于 Si、Ge或SiGe的TFET的相应的高Iw。因此，本文所描述的一个或多个实施例针对在相同 材料系统中制造具有低SS和高的高性能N型和P型TFET的方法。
[0029] 在实施例中，I