碳化硅半导体器件及其制造方法
【技术领域】
[0001]本发明涉及一种碳化硅半导体器件及其制造方法，并且更加特别地，涉及一种能够实现改进的开关特性的碳化硅半导体器件及其制造方法。
【背景技术】
[0002]近年来，碳化硅已经作为用于诸如MOSFET(金属氧化硅半导体场效应晶体管)的半导体器件的材料被越来越多地采用，以便于允许半导体器件的更高的击穿电压、更低的损耗和在高温环境中的使用等等。碳化硅是具有比已经被传统地和广泛地用作用于半导体器件的材料的硅的带隙更宽的带隙的宽带隙半导体。因此，通过采用碳化硅作为用于半导体器件的材料，能够实现半导体器件的更高的击穿电压、更低的导通电阻等等。当在比由硅制成的半导体器件高的温度环境下使用时，由碳化硅制成的半导体器件也具有呈现更少的性能退化的优点。
[0003]例如，BrettA.Hull et al.，“Performance of 60A, 1200V 4H_SiC DMOSFETs，，，Materials Science Forum，Vols.615-617，2009，pp749_752 (NPD I)公开包括被形成在碳化硅衬底上的n型漂移层、一对阱区和栅极绝缘膜的M0SFET。根据在本文献中公开的MOSFET,在从漏极-源极电流是65A的导通状态到漏极-源极电压是750V的截止状态的切换时切换能量损耗是9mJ。
[0004]引用列表
[0005]非专利文献
[0006]NPD I:Brett A.Hull et al.，‘‘Performance of 60A, 1200V 4H_SiC DMOSFETs，，，Materials Science Forum, Vols.615-617,2009, pp749-752(NPD I)
【发明内容】
[0007]技术问题
[0008]为了改进开关特性，需要减小碳化硅半导体器件的电容。该电容与被夹在电极之间的绝缘体的厚度成反比例。因此，通过增加栅极绝缘膜的厚度能够减小电容。然而，增加的栅极绝缘膜的厚度引起流过沟道的漏极电流的减小。
[0009]已经提出本发明以解决这样的问题，并且本发明的目的是为了提供能够实现改进的开关特性，同时抑制漏电流的减小的碳化硅半导体器件，和制造碳化硅半导体器件的方法。
[0010]问题的解决方案
[0011]本发明人基于下述发现进行详细的研宄并且得出本发明。首先，为了改进开关特性，减小器件的电容是有效的。期待的是，减小器件的电容，特别地被夹在一对阱区之间的JFET(结场效应晶体管)区与栅电极在栅极绝缘膜被插入其间的情况下相互面对的部分的电容(反向转移电容)。
[0012]为了减小在JFET区和栅电极之间的电容，增加在JFET区上的栅极绝缘膜的厚度是有效的。然而，被增加的整个栅极绝缘膜的厚度引起流过沟道的漏电流的值的减小。从而期待的是，增加JFET区上的栅极绝缘膜的厚度，同时保持在阱区上的栅极绝缘膜的小厚度。
[0013]本发明人发现，通过在JFET区上形成含硅材料并且氧化含硅材料，在JFET区上的栅极绝缘膜的厚度能够被增加，同时在阱区上的栅极绝缘膜的小厚度被保持。诸如多晶硅的含硅材料比碳化硅更加容易地氧化。因此，通过在JFET区上形成含硅材料并且氧化含硅材料，并且氧化由碳化硅制成的阱区的表面，能够使在JFET区上的栅极绝缘膜的厚度大于在阱区上的栅极绝缘膜的厚度。
[0014]因此，根据本发明的制造碳化硅半导体器件的方法包括以下步骤。制备碳化硅衬底，该碳化硅衬底包括:第一杂质区，该第一杂质区具有第一导电类型；阱区，该阱区与第一杂质区接触并且具有不同于第一导电类型的第二导电类型；以及第二杂质区，该第二杂质区通过阱区与第一杂质区分离并且具有第一导电类型。形成二氧化硅层，该二氧化硅层与第一杂质区和阱区接触。在二氧化硅层上形成栅电极。形成二氧化硅层的步骤包括以下步骤。在第一杂质区上形成含硅材料。氧化含硅材料。氧化被夹在第一杂质区和第二杂质区之间的阱区的表面。二氧化硅层包括在第一杂质区上的第一二氧化硅区，和被夹在第一杂质区和第二杂质区之间的阱区上的第二二氧化硅区。假定第一二氧化硅区的厚度是第一厚度并且第二二氧化硅区的厚度是第二厚度，则第一厚度大于第二厚度。在本发明中，在第一杂质区上形成含硅材料包括在诸如二氧化硅层的层被插入其间的情况下在第一杂质区上形成含娃材料。
[0015]根据本发明的制造碳化硅半导体器件的方法，第一二氧化硅区的厚度大于第二二氧化硅区的厚度。因此，能够减小碳化硅半导体器件的电容，同时漏电流的减小被抑制。结果，碳化硅半导体器件的开关特性能够被改进，同时漏电流中的减小被抑制。
[0016]优选地，在制造碳化硅半导体器件的方法中，含硅材料包括多晶硅、非晶硅、以及非晶碳化硅中的一种。因此，能够有效地使第一碳化硅区的厚度大于第二二氧化硅区的厚度。
[0017]优选地，在制造碳化硅半导体器件的方法中，含硅材料的宽度小于第一杂质区的宽度。因此，即使含硅材料在宽度方向上扩张，也能够使第一二氧化硅区的厚度大于第二二氧化硅区的厚度。
[0018]优选地，在制造碳化硅半导体器件的方法中，第一二氧化硅区的碳浓度低于第二二氧化硅区的碳浓度。因此，第一二氧化硅区的绝缘性能能够被改进，以从而改进在施加反向电压时的击穿电压。
[0019]优选地，在制造碳化硅半导体器件的方法中，第一厚度是第二厚度的1.5倍或更大且5倍或更小。当第一厚度是第二厚度的1.5倍或更大时，能够使在第一二氧化硅区中的碳浓度有效地低于第二二氧化硅区中的碳浓度。另一方面，当第一厚度是第二厚度的5倍或更小时，在被形成在第二二氧化硅区上的栅电极和被形成在第一二氧化硅区上的栅电极之间的高度差没有变得太大，从而允许在没有被隔离的情况下形成栅电极。
[0020]优选地，在制造碳化硅半导体器件的方法中，在形成二氧化硅层的步骤中，氧化含硅材料的步骤和氧化阱区的表面的步骤被同时执行。因此，能够使第一厚度有效地大于第二厚度。
[0021]优选地，在制造碳化硅半导体器件的方法中，在形成二氧化硅层的步骤中，在氧化阱区的表面的步骤之后执行形成含硅材料的步骤。因此，用于阱区的表面的氧化温度和用于含娃材料的氧化温度能够被独立地调节。
[0022]优选地，在制造碳化硅半导体器件的方法中，在氧化含硅材料的步骤中的温度低于在氧化阱区的表面的步骤中的温度。因此，在没有被熔化的情况下能够氧化含硅材料。
[0023]根据本发明的碳化硅半导体器件包括:碳化硅衬底、第二二氧化硅区、第二二氧化硅区、以及栅电极。碳化硅衬底包括:第一杂质区，该第一杂质区具有第一导电类型；阱区，该阱区与第一杂质区接触并且具有不同于第一导电类型的第二导电类型；以及第二杂质区，该第二杂质区通过阱区与第一杂质区分离并且具有第一导电类型。第一二氧化硅区被布置在第一杂质区上。第二二氧化硅区被布置在被夹在第一杂质区和第二杂质区之间的阱区的表面上。栅电极被布置在第一二氧化硅区和第二二氧化硅区上。第一二氧化硅区的厚度大于第二二氧化硅区的厚度。在第一二氧化硅区中的碳浓度低于在第二二氧化硅区中的碳浓度。
[0024]根据本发明的碳化硅半导体器件，第一二氧化硅区的厚度大于第二二氧化硅区的厚度。因此，碳化硅半导体器件的电容能够被减小，同时漏电流的减小被抑制。结果，碳化硅半导体器件的开关特性能够被改进，同时漏电流的减小被抑制。
[0025]优选地，在碳化硅半导体器件中，第一二氧化硅区的厚度是第二二氧化硅区的厚度的1.5倍或更大且5倍或更小。当第一厚度是第二厚度的1.5倍或更大时，能够使在第一二氧化硅区中的碳浓度有效地低于第二二氧化硅区中的碳浓度。另一方面，当第一厚度是第二厚度的5倍或更小时，在被形成在第二二氧化硅区上的栅电极和被形成在第一二氧化硅区上的栅电极之间的高度差没有变得太大，从而允许在没有被隔离的情况下形成栅电极。
[0026]本发明的有益效果
[0027]从上面的描述中显然的是，根据本发明，能够提供能够实现改进的开关特性，同时抑制漏电流的减小的碳化硅半导体器件，和制造碳化硅半导体器件的方法。
【附图说明】
[0028]图1是示意性示出根据本发明的第一实施例的碳化硅半导体器件的结构的示意性的截面图。
[0029]图2是示意性地示出根据本发明的第一实施例的制造碳化硅半导体器件的方法的流程图。
[0030]图3是示意性地示出根据本发明的第一实施例的制造碳化硅半导体器件的方法的第一步骤的示意性的截面图。
[0031]图4是示意性地示出根据本发明的第一实施例的制造碳化硅半导体器件的方法的第二步骤的示意性的截面图。
[0032]图5是示意性地示出根据本发明的第一实施例的制造碳化硅半导体器件的方法的第三步骤的示意性的截面图。
[0033]图6是示意性地示出根据本发明的第一实施例的制造碳化硅半导体器件的方法的第四步骤的示意性的截面图。
[0034]图7是示意性地示出根据本发明的第一实