1c和阱区13的表面1d被氧化。更加具体地，被暴露在第一杂质区17、阱区13、第二杂质区14以及ρ+区18处的碳化硅衬底10在氧气氛中在约例如1300的温度下被加热约一个小时，以形成与第一杂质区17、阱区13、第二杂质区14以及ρ+区18接触的第二二氧化硅区15b。第二二氧化硅区15b具有约例如50nm的厚度。
[0091]接下来，执行含硅材料形成步骤(S30:图9)。具体地，参考图11，在被夹在一对阱区13之间的第一杂质区17上形成含硅材料22，且第二二氧化硅区15b被插入其间。含硅材料22的材料和厚度与在第一实施例中描述的材料和厚度相似。
[0092]在形成含硅材料的步骤中，例如，通过将将多晶硅沉积在被形成在碳化硅衬底10的主表面1a上的第二二氧化硅区15b并且然后通过湿蚀刻或者干蚀刻对其进行图案化，来将含硅材料22优选地形成为仅保持在第一杂质区17上。优选地，被形成在第一杂质区17的表面1c上的含硅材料的宽度W2(在平行于表面1c的方向中的距离)小于第一杂质区的宽度Wl ( S卩，在一对阱区13之间的最短的距离)。例如，含硅材料22的厚度T4是约60nmo
[0093]接下来，执行第一二氧化硅层形成步骤(S35:图9)。具体地，被形成在碳化硅衬底10的第一杂质区17上的含硅材料22被氧化。更加具体地，例如，进行热处理，其中其上形成有含娃材料22的碳化娃衬底10被加热至不小于约800°C并且不大于约1200°C，并且在氧气氛中被保持约一个小时。因此，在碳化硅衬底10的第一杂质区17上形成第三二氧化硅区15c，且第二二氧化硅区15b被插入其间。第三二氧化硅区15c的厚度T3约例如180nm。
[0094]如上所述，形成栅极绝缘膜15，其包括被布置在第一杂质区17的表面1c上的第一二氧化硅区15a，和被布置在被夹在第一杂质区17和第二杂质区14之间的阱区13的表面1c上的第二二氧化硅区15b。第一二氧化硅区15a包括第四二氧化硅区15c和第四二氧化硅区15d。
[0095]假定第一二氧化硅区15a的厚度是第一厚度Tl并且第二氧化硅区15b的厚度是第二厚度T2，第一厚度Tl大于第二厚度T2。优选地，第一二氧化硅区15a的厚度Tl是第二二氧化硅区15b的厚度T2的1.5倍或更大和5倍或更小，并且更加优选地3倍或更大和5倍或更小。第一二氧化硅区15a的碳浓度低于第二二氧化硅区15b的碳浓度。
[0096]第二二氧化硅区15c的宽度W3可以大于含硅材料的宽度W2。优选地，第三二氧化区15c的宽度W3等于或者小于第一杂质区17的宽度Wl。
[0097]接下来，以与在第一实施例中描述的方法相似的方法执行氮退火步骤、栅电极形成步骤(S40:图9)和欧姆电极形成步骤(S50:图9)。然后，源极线19被形成为包围层间绝缘膜21并且与源极接触电极16接触。另外，由例如Al制成的焊盘电极23被形成为与漏电极20接触。遵循上述过程完成根据本实施例的MOSFET I (参见图8)。
[0098]注意的是，第二实施例中的制造MOSFET I的方法中还没有被描述的步骤中的条件等等与第一实施例中的制造MOSFET I的方法中的相似。
[0099]现在描述根据本实施例的MOSFET I及其制造方法的功能和作用。
[0100]根据本实施例的制造MOSFET I的方法，在形成二氧化硅层的步骤中，在氧化阱区13的表面1d的步骤之后执行形成含硅材料22的步骤。因此，能够独立地调节用于阱区13的表面1d的氧化温度和用于含硅材料22的氧化温度。
[0101]此外，根据本实施例的制造MOSFET I的方法，在氧化含硅材料22的步骤中的温度低于在氧化阱区13的表面1d的步骤中的温度。因此，能够在没有被熔化的情况下氧化含硅材料22。
[0102]应当理解，在此公开的实施例在任何方面是说明性的并且是非限制性的。本发明的范围由权利要求项的范围而不是在上面的描述来限定，并且旨在包括等效于权利要求项的范围内的意义和范围的任何修改。
[0103]附图标记列表
[0104]I:MOSFET ; 10碳化硅衬底；1a主表面；1b第二主表面；10c，1d表面；11基底衬底；12漂移层；13阱区；14第二杂质区；15栅极绝缘膜(二氧化硅层)；15a第一二氧化硅区；15b第二二氧化硅区；15c第三二氧化硅区；15d第四二氧化硅区；16源极接触电极；17第一杂质区(JFET区)；18p+区；19源极线；20漏电极；21层间绝缘膜；22含硅材料；23焊盘电极；27栅电极；CH沟道区；T1第一厚度；T2第二厚度；W1、W2、W3宽度。
【主权项】
1.一种制造碳化硅半导体器件的方法，包括以下步骤: 制备碳化硅衬底，所述碳化硅衬底包括:第一杂质区，所述第一杂质区具有第一导电类型；阱区，所述阱区与所述第一杂质区接触并且具有不同于所述第一导电类型的第二导电类型；以及第二杂质区，所述第二杂质区通过所述阱区与所述第一杂质区分离并且具有所述第一导电类型； 形成二氧化硅层，所述二氧化硅层与所述第一杂质区和所述阱区接触；以及 在所述二氧化硅层上形成栅电极， 形成二氧化硅层的所述步骤包括以下步骤: 在所述第一杂质区上形成含硅材料， 氧化所述含硅材料，以及 氧化被夹在所述第一杂质区和所述第二杂质区之间的所述阱区的表面， 所述二氧化硅层包括在所述第一杂质区上的第一二氧化硅区，以及被夹在所述第一杂质区和所述第二杂质区之间的所述阱区上的第二二氧化硅区， 假定所述第一二氧化硅区的厚度是第一厚度并且所述第二二氧化硅区的厚度是第二厚度，则所述第一厚度大于所述第二厚度。
2.根据权利要求1所述的制造碳化硅半导体器件的方法，其中 所述含硅材料包括多晶硅、非晶硅、以及非晶碳化硅中的一种。
3.根据权利要求1或2所述的制造碳化硅半导体器件的方法，其中 所述含硅材料的宽度小于所述第一杂质区的宽度。
4.根据权利要求1至3中的任一项所述的制造碳化硅半导体器件的方法，其中 所述第一二氧化硅区中的碳浓度低于所述第二二氧化硅区中的碳浓度。
5.根据权利要求1至4中的任一项所述的制造碳化硅半导体器件的方法，其中 所述第一厚度是所述第二厚度的1.5倍或更大且5倍或更小。
6.根据权利要求1至5中的任一项所述的制造碳化硅半导体器件的方法，其中 在形成二氧化硅层的所述步骤中，氧化所述含硅材料的所述步骤和氧化所述阱区的表面的所述步骤同时执行。
7.根据权利要求1至5中的任一项所述的制造碳化硅半导体器件的方法，其中 在形成二氧化硅层的所述步骤中，在氧化所述阱区的表面的所述步骤之后执行形成含娃材料的所述步骤。
8.根据权利要求7所述的制造碳化硅半导体器件的方法，其中 在氧化所述含硅材料的所述步骤中的温度低于在氧化所述阱区的表面的所述步骤中的温度。
9.一种碳化娃半导体器件，包括碳化娃衬底，所述碳化娃衬底包括:第一杂质区，所述第一杂质区具有第一导电类型；阱区，所述阱区与所述第一杂质区接触并且具有不同于所述第一导电类型的第二导电类型；以及第二杂质区，所述第二杂质区通过所述阱区与所述第一杂质区分离并且具有所述第一导电类型，所述碳化硅半导体器件进一步包括: 第一二氧化硅区，所述第一二氧化硅区被布置在所述第一杂质区上； 第二二氧化硅区，所述第二二氧化硅区被布置在被夹在所述第一杂质区和所述第二杂质区之间的所述阱区的表面上；以及 栅电极，所述栅电极被布置在所述第一二氧化硅区和所述第二二氧化硅区上， 所述第一二氧化硅区的厚度大于所述第二二氧化硅区的厚度， 所述第一二氧化硅区中的碳浓度低于所述第二二氧化硅区中的碳浓度。
10.根据权利要求9所述的碳化硅半导体器件，其中 所述第一二氧化硅区的厚度是所述第二二氧化硅区的厚度的1.5倍或更大且5倍或更小。
【专利摘要】提供了一种碳化硅衬底(10)，包括第一杂质区(17)、阱区(13)、以及通过阱区(13)与第一杂质区(17)分离的第二杂质区(14)。二氧化硅层(15)被形成为与第一杂质区(17)和阱区(14)接触。栅电极(27)被形成在二氧化硅层(15)上。含硅材料(22)被形成在第一杂质区(17)上。含硅材料(22)被氧化。二氧化硅层(15)包括第一杂质区(17)上的第一二氧化硅区(15a)和阱区(13)上的第二二氧化硅区(15b)。第一二氧化硅区(15a)的厚度大于第二二氧化硅区(15b)的厚度(T2)。因此，能够提供能够实现改进的开关特性并且抑制漏电流的减小的碳化硅半导体器件及其制造方法。
【IPC分类】H01L21-336, H01L29-12, H01L29-78
【公开号】CN104737292
【申请号】CN201380055289
【发明人】日吉透, 斋藤雄
【申请人】住友电气工业株式会社
【公开日】2015年6月24日
【申请日】2013年10月8日
【公告号】EP2927960A1, WO2014083943A1