碳化硅半导体装置及其制造方法
【技术领域】
[0001] 本发明涉及碳化硅半导体装置及其制造方法，特别涉及沟槽栅型的碳化硅半导体 装置及其装置。
【背景技术】
[0002] 作为功率用开关元件，广泛使用M0SFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管）、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)这样的绝缘栅型的半导体装置。在绝缘栅型的半导体装 置中，通过对栅电极施加阈值电压以上的电压而形成沟道，能够设为导通状态。在这样的绝 缘栅型的半导体装置中，为了提高沟道宽密度，在半导体层中形成沟槽并将沟槽侧面的阱 区域用作沟道的沟槽栅型的半导体装置得到实用化。由此，能够缩小单元间距而能够提高 器件性能。
[0003] 另一方面，作为能够实现高耐压以及低损耗的下一代的半导体装置，使用碳化硅 (SiC)的半导体装置（以下称为"碳化硅半导体装置"）受到瞩目，关于沟槽栅型的碳化硅半 导体装置，也得到了开发。另外，在以往的沟槽栅型的碳化硅半导体装置中，以降低导通电 阻为目的，提出了在P型的阱区域与η型的漂移层之间设置杂质浓度比漂移层高的η型的电 流扩散层(参照专利文献1、2)。通过这样设置电流扩散层，在电子通过形成于沟槽侧面的阱 区域的沟道之后，经由电流扩散层而电流以向横向较宽地扩散的方式流过，能够降低导通 电阻。
[0004] 专利文献1:日本特表2001-511315号公报
[0005] 专利文献2:日本特开2012-238887号公报
【发明内容】
[0006] 但是，在碳化硅半导体装置中，通过碳化硅的高的绝缘破坏强度，抑制漂移层中的 绝缘破坏，所以能够提高耐压。另一方面，在沟槽栅型的半导体装置中，在对漏电极与源电 极之间施加高电压的截止时，在沟槽底部、特别是沟槽底部的角部的栅极绝缘膜处，发生电 场集中。另外，在沟槽栅型的碳化硅半导体装置中，漂移层中的绝缘破坏被抑制，所以存在 从沟槽底部的栅极绝缘膜产生绝缘膜破坏而耐压被限制的担忧。
[0007] 因此，在沟槽栅型的碳化硅半导体装置中，考虑通过较浅地形成沟槽来确保与漏 电极的距离，缓和对沟槽底部的栅极绝缘膜施加的电场。但是，在以降低导通电阻为目的而 设置电流扩散层的情况下，如果在电流扩散层内形成沟槽底部，则沟槽底部的电场增大，所 以沟槽需要贯通电流扩散层而到达漂移层。因此，如果设置电流扩散层，则形成与电流扩散 层的厚度量相应的深的沟槽，存在沟槽底部的电场增大而耐压降低这样的问题。
[0008] 本发明是为了解决上述那样的问题而完成的，其目的在于提供一种能够降低导通 电阻并且提高耐压的碳化硅半导体装置。
[0009] 本发明的碳化硅半导体装置具备:第一导电类型的漂移层，由碳化硅半导体构成； 第一导电类型的耗尽化抑制层，形成于漂移层的上部，第一导电类型的杂质浓度比漂移层 高;第二导电类型的阱区域，形成于耗尽化抑制层的上部;沟槽，贯通阱区域和耗尽化抑制 层而到达漂移层；以及栅极绝缘膜，沿着沟槽的底面以及侧面而形成，耗尽化抑制层的厚度 是0.06ym以上并且是0.31ym以下。
[0010] 根据本发明的碳化硅半导体装置，在漂移层上部形成杂质浓度比漂移层高的耗尽 化抑制层，通过将耗尽化抑制层的厚度设为0.06μπι以上从而抑制从阱区域起的耗尽层，由 此降低导通电阻，并且通过将耗尽化抑制层的厚度设为〇.31μπι以下从而能够使沟槽的深度 变浅来缓和沟槽底部的电场并提高耐压。
【附图说明】
[0011] 图1是示出实施方式1的碳化硅半导体装置的单元的剖面图。
[0012] 图2是示出实施方式1的碳化硅半导体装置的制造方法的剖面图。
[0013] 图3是示出实施方式1的碳化硅半导体装置的制造方法的剖面图。
[0014] 图4是示出实施方式1的碳化硅半导体装置的制造方法的剖面图。
[0015] 图5是示出实施方式1的碳化硅半导体装置的制造方法的剖面图。
[0016] 图6是示出ρη结部处的η型区域内的耗尽层宽度和η型杂质浓度的关系的示图。
[0017] 图7是示出ρη结部处的η型区域内的耗尽层宽度和温度的关系的示图。
[0018] 图8是示出实施方式1的碳化硅半导体装置的沟槽的剖面图。
[0019] 图9是示出本发明的变形例的碳化硅半导体装置的单元的剖面图。
[0020]图10是示出本发明的变形例的碳化硅半导体装置的制造方法的剖面图。
[0021] 图11是与实施方式1的半导体装置的单元图案有关的俯视图。
[0022] 图12是与实施方式1的半导体装置的单元图案有关的俯视图。
[0023] 图13是示出本发明的比较例的碳化硅半导体装置的单元的剖面图。
[0024] 图14是示出本发明的比较例的碳化硅半导体装置的导通电流密度的分布图。
[0025] 图15是示出实施方式1的碳化硅半导体装置的导通电流密度的分布图。
[0026] 图16是示出实施方式1和比较例各自的电场强度的示图。
[0027] 图17是示出实施方式2的碳化硅半导体装置的单元的剖面图。
[0028] 图18是示出实施方式3的碳化硅半导体装置的单元的剖面图。
[0029] 图19是示出实施方式4的碳化硅半导体装置的单元的剖面图。
[0030] (符号说明）
[0031] 1:基板;2:漂移层;3:源极区域;4:体接触区域;5:体区域;6:耗尽化抑制层;7:沟 槽;8:层间绝缘膜;9:栅极绝缘膜；10:栅电极；11:源电极；12:漏电极；13:终端区域；14:保 护扩散层;20:半导体层；100、101、102、103、200:碳化硅半导体装置。
【具体实施方式】 [0032]实施方式1.
[0033]首先，说明本实施方式的碳化硅半导体装置的结构。图1是示出实施方式1的碳化 硅半导体装置100的单元的剖面图。另外，在以下的段落中，"杂质浓度"表示各区域中的杂 质的峰值，在各区域的杂质浓度中有浓度分布的情况下，各区域的"宽度"、"厚度"是指直至 杂质浓度成为该区域中的杂质浓度的峰值的一半以上的区域为止的宽度、厚度。
[0034]在图1中，碳化娃半导体装置100由基板1、半导体层20、源电极11、漏电极12构成。 半导体层20形成于基板1的表面，源电极11形成于半导体层20上，漏电极12形成于基板1的 背面。另外，在半导体层20的表面形成沟槽7,在沟槽7内形成栅极绝缘膜9和栅电极10。另 外，在半导体层20的表面形成源电极11，但在沟槽7上的区域中，以覆盖栅电极10的方式形 成层间绝缘膜8。
[0035]基板1是η型的碳化硅半导体基板，在表面形成半导体层20,在背面形成漏电极12。 半导体层20是使碳化硅半导体外延生长而形成的半导体层，具有源极区域3、阱接触区域4、 阱区域5、耗尽化抑制层6,其他区域成为漂移层2。
[0036] 漂移层2是位于基板1的上部的η型半导体层，是η型的杂质浓度比基板1低的半导 体层。在漂移层2的上部，形成耗尽化抑制层6。耗尽化抑制层6是η型的半导体层，是η型的杂 质浓度比漂移层2高的半导体层。在耗尽化抑制层6的上部形成体区域5。体区域5是ρ型的半 导体区域。在体区域5的上部形成体接触区域4和源极区域3。体接触区域4是ρ型的半导体区 域，是P型的杂质浓度比体区域5高的区域。源极区域3是η型的半导体区域。
[0037] 沟槽7被形成为从半导体层20的表面、更详细而言从源极区域3的表面贯通体区域 5以及耗尽化抑制层6而到达漂移层2,在沟槽7内的底面以及侧面形成栅极绝缘膜9,在沟槽 7内的栅极绝缘膜9上以埋入的方式形成栅电极10。
[0038] 在半导体层20的表面上，以与源极区域3和体接触区域4相接的方式形成源电极 11。源电极11是Ni、Ti等金属和半导体层20的硅化物，与源极区域3以及体接触区域4形成欧 姆接触。在基板1的背面形成漏电极1