0%~130%以内。在本实施方式中的条件下，期望将耗尽化抑制层6的厚度设为 60nm~240nm。由此，还能够和与温度变化相伴的耗尽层宽度的增大对应地抑制耗尽层，并 且不使耗尽化抑制层6的厚度不必要地增大。
[0060] 但是，在通过离子注入形成耗尽化抑制层6的情况下，进而需要考虑通过离子注入 产生的杂质浓度的尾宽。图7是示出半导体层20中的由体区域5、耗尽化抑制层6以及漂移层 2构成的三层构造中的杂质浓度和深度的关系的图。在图7中，纵轴表示杂质浓度N，横轴表 示从体区域5起的深度D。另外，图7中的d_Tr表示沟槽7的深度，d_bo表示体区域5的厚度，d_ ds表示耗尽化抑制层6的厚度，Tw表示尾宽，d_bo部分的杂质浓度表示ρ型杂质浓度，其他部 分表不η型杂质浓度。
[0061] 在通过离子注入形成耗尽化抑制层6的情况下，如图7所示，在耗尽化抑制层6的杂 质浓度中产生浓度分布。由此，在耗尽化抑制层6的杂质浓度中，产生从峰值至成为峰值一 半的值为止的尾。另外，在尾部分，相比于峰值，杂质浓度降低，所以如果不考虑尾部分地设 定耗尽化抑制层6的厚度，则在尾部分，与杂质浓度降低的量相应地，耗尽化抑制层6内的p 型杂质变少，所以存在从体区域5起的耗尽层的抑制变得不充分的担忧。因此，对于耗尽化 抑制层6的厚度，需要增厚尾宽Tw的量。另外，在图7中，通过一次的离子注入形成耗尽化抑 制层6,但不限于此，也可以通过多次的离子注入来形成。在上述情况下，在耗尽化抑制层6 的最深的部分，也产生一次注入量的尾。
[0062] 另外，当在本实施方式中设想的耗尽化抑制层6的η型杂质浓度的范围中通过仿真 进行计算时，尾宽Tw(单侧量)为60nm~70nm。另外，在计算尾宽Tw时，将注入能量设为一般 的值即700keV~1500keV的范围来进行仿真。因此，在本实施方式中，如果将耗尽化抑制层6 的厚度设定为60nm~240nm，则对设定值加上尾宽Tw而得到的实际的耗尽化抑制层6的宽度 为120nm~310nm的范围。
[0063] 另外，在不通过离子注入而通过外延生长来形成耗尽化抑制层6的情况下，不加上 尾宽Tw，而如上所述设为60nm~240nm即可。另外，如果考虑通过离子注入来形成的情况和 通过外延生长来形成的情况这两者，则将耗尽化抑制层6的厚度设为60nm~310nm即可。
[0064] 接下来，说明沟槽7的深度d_Tr。图8是将形成沟槽7的工序（图4)中的沟槽7周边放 大了的剖面图。为了使沟槽7形成为在半导体层20的表面贯通耗尽化抑制层6而到达漂移层 2,需要考虑形成沟槽7时的偏差。此处，当在形成沟槽7时使用反应性离子蚀刻时，沟槽7的 深度d_Tr虽然根据蚀刻气体等工艺条件而不同，但相对于目标的深度d_Tr*以± 15%左右 进行变动。由此，在形成沟槽7时设定的目标的深度d_Tr*被设定成使目标的深度d_Tr*与耗 尽化抑制层6的下端的差分Adl成为目标的深度d_Tr*的15%。由此，沟槽7可靠地贯通耗尽 化抑制层6,并且沟槽7也不会不必要地变深。
[0065] 在上述情况下，沟槽7的深度的最大值d_max是在对目标的深度d_Tr*加上目标的 深度d_Tr*的15%时的值，最大深度d_max与耗尽化抑制层6的下端之差△ d2是目标的深度 d_Tr*的30%。如果将其换算为最大深度d_max，则最大深度d_max与耗尽化抑制层6的下端 之差△ d2为最大深度d_max的约26%。因此，在本实施方式的碳化娃半导体装置100中，耗尽 化抑制层6的下端与沟槽7的深度d_Tr之差△ d2(耗尽化抑制层6与沟槽7底部的距离)为沟 槽d_Tr的26%以内。
[0066] 通过以上那样的结构，本实施方式的碳化硅半导体装置100起到以下那样的效果。 在本实施方式中，通过设置于体区域5与漂移层2之间的耗尽化抑制层6,抑制从体区域5朝 向漂移层2延伸的耗尽层，所以抑制从体区域5起的耗尽层到达η型杂质浓度低的漂移层2内 而急剧延伸。其结果，在漂移层2内，能够抑制通过从体区域5起的耗尽层而妨碍向横向的电 流扩散，能够降低导通电阻。
[0067] 另一方面，耗尽化抑制层6不是通过使电流在η型的杂质浓度比漂移层2高的耗尽 化抑制层6自身中流过来使电流扩散，而是如上所述地特殊化为仅抑制从体区域5起的耗尽 层，在耗尽化抑制层6中除了沟槽7侧面的周边以外几乎不流过电流。在这一点上，与以往使 用的电流扩散层(Current Spread layer :CSL)相比，在目的以及作用上不同。另外，通过将 耗尽化抑制层6的厚度设为60nm~310nm这样的对于抑制从体区域5起的耗尽层所需的最小 限度的厚度，能够与将耗尽化抑制层6的厚度设为最小限度的厚度相应地，将贯通耗尽化抑 制层6的沟槽7的深度形成得较浅。
[0068] 关于沟槽7的具体的深度，能够设为至少比将根据体区域5的p型杂质浓度、漂移层 2的η型杂质浓度以及导通电压使用式（1)计算的耗尽层宽度加到直至体区域5的深度而得 至_值浅。由此，能够缓和沟槽7底部的电场，抑制栅极绝缘膜9的绝缘破坏等，提高耐压。 [0069]另外，通过将耗尽化抑制层6的厚度设为根据体区域5的p型杂质浓度和耗尽化抑 制层6的η型杂质浓度使用式（1)计算的室温时的耗尽层宽度In的100%~130%以内，即使 在温度变化了的情况下，也能够抑制从体区域5起的耗尽层。进而，还考虑通过离子注入形 成耗尽化抑制层6,考虑离子注入时的杂质浓度的尾宽而将厚度设定为60nm~310nm，所以 由于尾部分处的杂质浓度的降低而耗尽化抑制变得不充分的担忧也消失。
[0070] 进而，在本实施方式中，考虑沟槽7形成时的工艺中的偏差，形成为使耗尽化抑制 层6的下端与沟槽7的深度d_Tr之差△ d2为沟槽d_Tr的26%以内，所以通过在耗尽化抑制层 6内包括沟槽7的角部，能够抑制沟槽7角部的电场集中增大，并且将沟槽7的深度设为最小 限度而提高耐压。
[0071] 另外，本实施方式的碳化硅半导体装置100也可以如图9所示，变形为在沟槽7底部 设置保护层14。保护扩散层14是设置于沟槽7的底部的p型的半导体层，保护扩散层14的p型 的杂质浓度为5.0 X IO17~5.0 X IO18Cnf3。在上述情况下，通过保护扩散层14来缓和沟槽7底 部的电场，所以能够提高耐压，但存在由于从保护扩散层14延伸的耗尽层而限制导通电流 路径而导通电阻增大的忧虑。但是，在本实施方式中，通过设置耗尽化抑制层6,抑制从阱区 域5起的耗尽层而使导通电流向横向扩散，所以即使耗尽层从保护扩散层14延伸，也能够通 过向横向的电流扩散来抑制导通电阻增大。
[0072] 另外，保护扩散层14的上端与耗尽化抑制层7的下端的深度方向上的距离(保护扩 散层14的上端与耗尽化抑制层7的下端的距离)设为从漂移层2的表面至保护扩散层14的上 端的距离的26%以下。
[0073] 关于保护扩散层14的形成，在从形成沟槽7之后至形成栅极绝缘膜9的期间，如图 10所示，在沟槽7底部进行离子注入，从而能够在沟槽7底部的漂移层2处形成保护扩散层 14。另外，保护扩散层14的形成不限于上述那样的结构，也可以预先在漂移层2内通过离子 注入来形成、或者在形成与保护扩散层14的厚度量相应的深的沟槽7之后在沟槽内的底面 通过外延生长来形成。
[0074] 进而，本发明不限于单元的配置，能够如图11、图12所示，设为条状、格子状等单元 配置。在格子状地配置的情况下，各个单元也可以不排成列，单元也可以是多边形，或者单 元的角也可以具有曲率。另外，源极区域3和体接触区域4形成为条状或者岛状，在源极区域 3以及体接触区域4的下部，以重叠的方式并按相同的图案形成体区域5和耗尽化抑制层6。 另外，以与源极区域3的侧面相接的方式，条状或者格子状地形成沟槽7。另外，在图案外周 的终端区域13中，在半导体层20表面形成p型的杂质层、或者在蚀刻有沟槽的底面形成p型 的杂质层。
[0075] 关于上述那样的本实施方式中的导通电阻降低效果和耐压提高效果，与比较例一 起进行说明。图13是示出本实施方式的比较例的碳化硅半导体装置200的剖面图，图13中的 虚线表示从阱区域5以及保护层14延伸的耗尽层。如图13所