碳化硅半导体装置的制造方法
【技术领域】
[0001 ] 本发明涉及一种碳化硅半导体装置，特别地，涉及相对于平面型M0SFET(metal —oxide —semiconductor field —effect transistor)以及沟槽型MOSFET的、沟道电阻及極极绝缘膜的可靠性的性能改善。
【背景技术】
[0002]在现有的平面型SiC — MOSFET中，M0S沟道形成于在市场上出售的衬底的面方位(0001)的面，更准确地说形成于从(0001)面偏移4度等、相对于(0001)面稍微倾斜的面，存在沟道电阻变得非常大的问题。在作为其解决方法而使用的沟槽型SiC—MOSFET中，由于MOS沟道形成于与(0001)面正交的面，因此与平面型SiC—MOSFET相比，具有能够减小沟道电阻的优点(参照专利文献I)。
[0003]专利文献1:日本特开平11 一68097号公报
【发明内容】
[0004]但是，在沟槽型SiC—MOSFET中存在如下问题，S卩，沟槽的底面处的栅极绝缘膜所承受的电场强度变大，栅极绝缘膜的可靠性下降。
[0005]本发明就是为了解决上述问题而提出的，其目的在于提供一种能够减小沟道电阻、并且提高栅极绝缘膜的可靠性的碳化硅半导体装置。
[0006]本发明的一个方式所涉及的碳化硅半导体装置的特征在于，具有:第I导电型的外延层，其形成于第I导电型的碳化硅半导体衬底之上；沟槽，其局部地形成于所述外延层表层;第2导电型的阱层，其沿所述沟槽的侧面及底面形成;第I导电型的源极区域，其形成于所述沟槽的底面处的所述阱层表层;栅极绝缘膜，其沿所述沟槽的侧面形成，且一端形成至所述源极区域;栅极电极，其沿所述沟槽的侧面形成，且形成于所述栅极绝缘膜之上;源极电极，其形成于所述源极区域之上；以及漏极电极，其形成于所述碳化硅半导体衬底背面。
[0007]发明的效果
[0008]根据本发明的上述方式，通过沿沟槽的侧面形成MOS沟道，从而能够减小沟道电阻。另外，由于能够抑制栅极绝缘膜所承受的电场强度，因此栅极绝缘膜的可靠性提高。
[0009]通过以下的详细说明和附图，使得本发明的目的、特征、方案、以及优点更清楚。
【附图说明】
[0010]图1是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
[0011 ]图2是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
[0012]图3是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
[0013]图4是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
[0014]图5是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
[0015]图6是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
[0016]图7是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
[0017]图8是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
[0018]图9是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
[0019]图10是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
[0020]图11是表示实施方式所涉及的碳化硅半导体装置的制造工序的图。
[0021]图12是表示实施方式所涉及的碳化硅半导体装置的制造工序的图。
[0022]图13是表示实施方式所涉及的碳化硅半导体装置的制造工序的图。
[0023]图14是表示实施方式所涉及的碳化硅半导体装置的制造工序的图。
[0024]图15是表示实施方式所涉及的碳化硅半导体装置的制造工序的图。
[0025]图16是表示前提技术所涉及的碳化硅半导体装置的剖面构造的图。
[0026]图17是表示前提技术所涉及的碳化硅半导体装置的剖面构造的图。
【具体实施方式】
[0027]下面，参照附图，对实施方式进行说明。
[0028]此外，在本实施方式中，使用侧面或底面等用语，但这些用语是为了方便对各个面进行区分而使用的，与实际的上下左右的方向无关。
[0029]图16及图17是表示前提技术所涉及的碳化硅半导体装置的剖面构造的图。
[0030]如图16所示，前提技术所涉及的平面型的碳化硅半导体装置具有η+型的碳化硅半导体衬底1、和在η+型的碳化娃半导体衬底I之上外延生长出的η —型碳化娃外延层2。
[0031]在外延层2表层形成有多个P型的阱层4c。在阱层4c表层局部地形成有源极区域5及P型的接触区域9。在俯视观察时，接触区域9是被源极区域5包围而形成的。并且，覆盖源极区域5的一部分和接触区域9而形成有硅化物膜10。硅化物膜10由例如NiSi构成。此外，该结构是用于形成欧姆接触的结构，除硅化物膜以外，还能够应用例如碳化物膜等。
[0032]在未形成硅化物膜10的阱层4c之上以及未形成硅化物膜10的源极区域5之上，隔着栅极氧化膜7c而形成有栅极电极Sc(多晶Si)。此外，栅极氧化膜7c及栅极电极Sc形成为跨越至其他阱层4c。
[0033]并且，覆盖栅极氧化膜7c、栅极电极8c、以及未被硅化物膜10覆盖的源极区域5，形成有层间绝缘膜11c。并且，覆盖硅化物膜10及层间绝缘膜11c，形成有源极电极12c。
[0034]另外，在碳化硅半导体衬底I的背面侧形成有漏极电极6。
[0035]在栅极氧化膜7c下方的阱层4c，通过将电压施加至栅极电极Sc，从而形成MOS沟道。但是，由于MOS沟道形成于面方位(0001)的面，因此沟道电阻变大。
[0036]如图17所示，前提技术所涉及的沟槽型的碳化硅半导体装置具有η+型的碳化硅半导体衬底1、和在η+型的碳化娃半导体衬底I之上外延生长出的η—型碳化娃外延层2，在外延层2表层形成有沟槽3c。
[0037]在外延层2表层，夹着沟槽3c而形成有P型的阱层4c。在阱层4c表层，形成有源极区域5及P型的接触区域9。在俯视观察时，接触区域9是被源极区域5包围而形成的。并且，覆盖源极区域5的一部分和接触区域9而形成有硅化物膜1 ο硅化物膜1由例如Ni Si构成。
[0038]沿沟槽3c的侧面形成有栅极氧化膜7d，在外延层2表层，栅极氧化膜7d覆盖源极区域5的一部分。而且，在沟槽3c内，隔着栅极氧化膜7d而填充有栅极电极8d(多晶Si)。
[0039]并且，覆盖栅极氧化膜7d、栅极电极8d、以及未被硅化物膜10覆盖的源极区域5，形成有层间绝缘膜11c。并且，覆盖硅化物膜10及层间绝缘膜11c，形成有源极电极12c。
[0040]另外，在碳化硅半导体衬底I的背面侧形成有漏极电极6。
[0041]在沟槽3c的侧面，通过将电压施加至栅极电极8d，从而在与(0001)面正交的面形成MOS沟道。但是，存在如下问题，S卩，沟槽的底面处的栅极氧化膜所承受的电场强度变大，栅极氧化膜的可靠性下降。
[0042]下面说明的实施方式涉及解决上述问题的碳化硅半导体装置。
[0043]〈第I实施方式〉
[0044]< 结构 >
[0045]图1是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。图1是特别地示出碳化硅半导体装置的电流所流过的区域(有源区域)的2个单位单元(unitcell)的图。在实际的碳化硅半导体装置中，成为如下构造，S卩，图1所示的单位单元在横向上重复配置有多个、并联连接。另外，在有源区域的周边部，设置有对终端区域的电场进行缓和的构造(终端构造)，但在这里省略图示。
[0046]在这里，上述的碳化硅(SiC)是宽带隙半导体的一种。所谓宽带隙半导体，通常是指具有大约大于或等于2eV的禁带宽度的半导体，已知以氮化镓(GaN)为代表的3族氮化物、以氧化锌(ZnO)为代表的2族氮化物、以砸化锌(ZnSe)为代表的2族硫属化物以及碳化硅等。在本实施方式中对使用了碳化硅的情况进行说明，但即使是其他宽带隙半导体，