的情况下，栅极氧化膜7a及栅极电极8a还形成于未形成沟槽区域。
[0091]并且，覆盖栅极氧化膜7a、栅极电极8a、以及未被硅化物膜10覆盖的源极区域5，形成有层间绝缘膜11a。并且，覆盖硅化物膜10及层间绝缘膜11a，形成有源极电极12a。
[0092]另外，在碳化硅半导体衬底I的背面侧形成有漏极电极6。
[0093]在沟槽3a的侧面，通过将电压施加至栅极电极8a，从而形成MOS沟道。通过使MOS沟道形成于沿沟槽3a的侧面的面、即形成于与(0001)面正交的面，从而与平面型的MOSFET相比，能够大幅度地减小沟道电阻。另外，与沟槽型的MOSFET相比，由于能够抑制栅极氧化膜7a所承受的电场强度，因此栅极氧化膜7a的可靠性提高。
[0094]< 效果 >
[0095]根据本实施方式，沟槽3a的侧面形成于与外延层2表面正交的方向。
[0096]根据上述结构，通过使MOS沟道形成于沿沟槽3a的侧面的面、即形成于与(0001)面正交的面，从而与平面型的MOSFET相比，能够大幅度地减小沟道电阻。
[0097]<第4实施方式>
[0098]图4是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。此夕卜，对与图3所示的结构相同的结构标注相同的标号，省略关于该结构的详细说明。
[0099]如图4所示，在本实施方式所涉及的碳化硅半导体装置中，在未形成沟槽区域的外延层2表层以及未形成沟槽区域的阱层4a表层，形成有η型的表层杂质层13a。
[0100]在图3所示的构造的情况下，由于MOS沟道还形成于未形成沟槽区域的阱层4a表层，因此该部分的沟道电阻变大。但是，在图4所示的构造的情况下，由于仅沿沟槽3a的侧面形成MOS沟道，因此能够进一步减小沟道电阻。
[0101]< 效果 >
[0102]根据本实施方式，碳化娃半导体装置具有第I导电型的表层杂质层13a。表层杂质层13a从未形成沟槽区域的阱层4a表层起形成至外延层2表层。表层杂质层13a具有比外延层2高的杂质浓度。
[0103]根据上述结构，由于仅沿沟槽3a的侧面形成MOS沟道，因此能够进一步减小沟道电阻。另外JFET区域的η型碳化硅的杂质浓度变高，从而能够减小JFET电阻。
[0104]此外，关于以下的实施方式中的沟槽，假设其侧面相对于外延层2表面具有倾斜角而进行说明，但在沟槽的侧面形成于与外延层2表面正交的方向的情况下也能够进行应用。
[0105]<第5实施方式〉
[0106]图5是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。此夕卜，对与图1所示的结构相同的结构标注相同的标号，省略关于该结构的详细说明。
[0107]如图5所示，关于本实施方式所涉及的碳化硅半导体装置的栅极氧化膜7b，沿沟槽3的侧面形成的部分、和在未形成沟槽区域的阱层4之上以及未形成沟槽区域的外延层2之上形成的部分，厚度是不同的。具体地说，在未形成沟槽区域的阱层4之上以及未形成沟槽区域的外延层2之上形成的部分与沿沟槽3的侧面形成的部分相比形成得较厚。关于上述栅极氧化膜7b，如果使用例如C面的碳化硅半导体衬底I，则通过利用热氧化速度的各向异性，从而能够使未形成沟槽区域的阱层4之上以及未形成沟槽区域的外延层2之上的部分与沿沟槽3的侧面形成的部分相比形成得较厚。
[0108]栅极氧化膜7b所承受的电场最高的是JFET区域的中央部(未形成沟槽区域的中央部)。通过使该部分的栅极氧化膜7b形成得较厚，从而能够提高栅极氧化膜7b的可靠性。另夕卜，还能够减小栅极电容。
[0109]< 效果 >
[0110]根据本实施方式，阱层4的一端形成至外延层2表层的未形成沟槽3的未形成沟槽区域，作为栅极绝缘膜的栅极氧化膜7b还形成于未形成沟槽区域的阱层4之上。
[0111]关于栅极氧化膜7b的厚度，与沿沟槽3的侧面形成的部分相比，在未形成沟槽区域的阱层4之上形成的部分较厚。
[0112]根据上述结构，通过使JFET区域的中央部的栅极氧化膜7b的厚度形成得较厚，从而能够提高栅极氧化膜7b的可靠性。另外，能够减小栅极电容。
[0113]<第6实施方式>
[0114]图6是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。此夕卜，对与图5所示的结构相同的结构标注相同的标号，省略关于该结构的详细说明。
[0115]如图6所示，在本实施方式所涉及的碳化硅半导体装置中，在未形成沟槽区域的外延层2表层以及未形成沟槽区域的阱层4表层，形成有η型的表层杂质层13。
[0116]在图5所示的构造的情况下，由于MOS沟道还形成于未形成沟槽区域的阱层4表层，因此该部分的沟道电阻变大。但是，在图6所示的构造的情况下，由于仅沿沟槽3的侧面形成MOS沟道，因此能够进一步减小沟道电阻。
[0117]<效果>
[0118]根据本实施方式，碳化硅半导体装置具有第I导电型的表层杂质层13。表层杂质层13从未形成沟槽区域的阱层4表层起形成至外延层2表层。表层杂质层13具有比外延层2高的杂质浓度。
[0119]根据上述结构，由于仅沿沟槽3的侧面形成MOS沟道，因此能够进一步减小沟道电阻。另外JFET区域的η型碳化硅的杂质浓度变高，从而能够减小JFET电阻。
[0120]<第7实施方式>
[0121]图7是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。此夕卜，对与图5所示的结构相同的结构标注相同的标号，省略关于该结构的详细说明。
[0122]如图7所示，在本实施方式所涉及的碳化硅半导体装置中，形成有栅极电极Sb。栅极电极Sb至少未形成于JFET区域的中央部。如果是图7所示的栅极电极Sb，则未形成于未形成沟槽区域的阱层4之上的一部分以及未形成沟槽区域的外延层2之上，而形成于未形成沟槽区域的阱层4之上的其他部分以及沿沟槽3的侧面形成的阱层4之上。
[0123]栅极氧化膜7b所承受的电场最高的是JFET区域的中央部(未形成沟槽区域的中央部)。在该部分未形成栅极电极Sb，从而能够抑制栅极氧化膜7b所承受的电场强度。另外，通过在栅极电极Sb端部的下方形成有阱层4，从而能够将栅极电极Sb端部的下方的栅极氧化膜7b所承受的电场强度抑制得较低。由此，能够提高栅极氧化膜7b的可靠性。另外，还能够减小栅极电容。
[0124]此外，在图7中具有栅极氧化膜7b，但也可以取代该栅极氧化膜7b而具有栅极氧化膜7。另外，在图7中，示出与栅极电极Sb相比，阱层4延伸至中央部(未形成沟槽区域的中央部)的构造，但也可以是栅极电极Sb与阱层4相比延伸至中央部(未形成沟槽区域的中央部)的构造。
[0125]<效果>
[0126]根据本实施方式，栅极电极Sb未形成于未形成沟槽区域的未形成阱层4的外延层2之上。
[0127]根据上述结构，通过在JFET区域的中央部不形成栅极电极，从而能够抑制栅极氧化膜7b所承受的电场强度。另外，通过在栅极电极7b端部的下方形成有阱层4，从而能够将栅极电极7b端部的下方的栅极氧化膜7b所承受的电场强度抑制得较低。由此，能够提高栅极氧化膜7b的可靠性。另外，还能够减小栅极电容。
[0128]<第8实施方式>
[0129]图8是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。此夕卜，对与图7所示的结构相同的结构标注相同的标号，省略关于该结构的详细说明。
[0130]如图8所示，在本实施方式所涉及的碳化硅半导体装置中，在未形成沟槽区域的外延层2表层以及未形成沟槽区域的阱层4表层，形成有η型的表层杂质层13。
[0131]在图7所示的构造的情况下，由于在未形成沟槽区域的阱层4表层也形成MOS沟道，因此该部分的沟道电阻变大。但是，在图8所示的构造的情况下，由于仅沿沟槽3的侧面形成MOS沟道，因此能够进一步减小沟道电