阻。另外，在图8中，示出与栅极电极Sb相比，阱层4延伸至中央部(未形成沟槽区域的中央部)的构造，但也可以是栅极电极8b与阱层4相比延伸至中央部(未形成沟槽区域的中央部)的构造。
[0132]<效果>
[0133]根据本实施方式，碳化硅半导体装置具有第I导电型的表层杂质层13。表层杂质层13从未形成沟槽区域的阱层4表层起形成至外延层2表层。表层杂质层13具有比外延层2高的杂质浓度。
[0134]根据上述结构，由于仅沿沟槽3的侧面形成MOS沟道，因此能够进一步减小沟道电阻。另外JFET区域的η型碳化硅的杂质浓度变高，从而能够减小JFET电阻。
[0135]<第9实施方式>
[0136]图9是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。此夕卜，对与图1所示的结构相同的结构标注相同的标号，省略关于该结构的详细说明。
[0137]如图9所示，在本实施方式所涉及的碳化硅半导体装置中，在沟槽3的侧面以及未形成沟槽区域的外延层2上层，形成有上层杂质层14。上层杂质层14是含有浓度比外延层2高的杂质的η型层。JFET区域的阱层4形成于上层杂质层14表层，栅极氧化膜7覆盖上层杂质层14而形成。
[0138]上层杂质层14的厚度与JFET区域的阱层4相比形成得较厚。由此，与图1相比，能够大幅度地减小JFET电阻。另外，由于上层杂质层14与沟槽3的底面处的阱层4相比形成得较浅，因此在反向偏置时，能够将沟槽3的底面处的阱层4的端部所承受的电场强度抑制得较低。
[0139]此外，在图9中具有栅极氧化膜7，但也可以取代该栅极氧化膜7而具有栅极氧化膜7b。另外，在图9中具有栅极电极8，但也可以取代该栅极电极8而具有栅极电极Sb。
[0140]< 效果 >
[0141]根据本实施方式，阱层4的一端形成至外延层2表层的未形成沟槽3的未形成沟槽区域，作为栅极绝缘膜的栅极氧化膜7还形成于未形成沟槽区域的阱层4之上。
[0142]并且，碳化硅半导体装置具有第I导电型的上层杂质层14。该上层杂质层14形成于沟槽3的侧面以及未形成沟槽区域的外延层2上层。上层杂质层14具有比外延层2高的杂质浓度，且与阱层4相比形成得较厚。
[0143]此外，栅极氧化膜7也能够替换为栅极氧化膜7b。
[0144]根据上述结构，由于在JFET区域形成杂质浓度高的上层杂质层14，因此能够大幅度地减小JFET电阻。另外，由于上层杂质层14与沟槽3的底面处的阱层4相比形成得较浅，因此在反向偏置时，能够将沟槽3的底面处的阱层4的端部所承受的电场强度抑制得较低。
[0145]<第10实施方式>
[0146]图10是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。此夕卜，对与图9所示的结构相同的结构标注相同的标号，省略关于该结构的详细说明。
[0147]如图10所示，在本实施方式所涉及的碳化硅半导体装置中，在上层杂质层14之上以及未形成沟槽区域的阱层4表层，形成有η型的表层杂质层13。
[0148]在图9所示的构造的情况下，由于在未形成沟槽区域的阱层4表层也形成MOS沟道，因此该部分的沟道电阻变大。但是，在图10所示的构造的情况下，由于仅沿沟槽3的侧面形成MOS沟道，因此能够进一步减小沟道电阻。
[0149]< 效果 >
[0150]根据本实施方式，碳化硅半导体装置具有第I导电型的表层杂质层13。表层杂质层13从未形成沟槽区域的阱层4表层起形成至上层杂质层14表层。表层杂质层13具有比外延层2高的杂质浓度。
[0151]根据上述结构，由于仅沿沟槽3的侧面形成MOS沟道，因此能够进一步减小沟道电阻。另外JFET区域的η型碳化硅的杂质浓度变高，从而能够减小JFET电阻。
[0152]在上述实施方式中，还记载有各构成要素的材质、材料、实施的条件等，但它们仅是例示，并不限于所记载的内容。
[0153]此外，本发明在其发明的范围内，能够对各实施方式自由地进行组合，或者对各实施方式的任意的构成要素进行变形，或者在各实施方式中省略任意的构成要素。
[0154]另外，详细地说明了本发明，但上述说明的所有方案均为例示，本发明不限定于此。可以理解为在不脱离本发明的范围的情况下能够想到未例示出的无数的变形例。
[0155]标号的说明
[0156]I碳化娃半导体衬底，2外延层，3、3a、3c沟槽，4、4a、4c讲层，5源极区域，6漏极电极，7、7a、7b、7c、7d栅极氧化膜，8、8a、8b、8c、8d栅极电极，9接触区域，10硅化物膜，11、I Ia、11c层间绝缘膜，12、12a、12c源极电极，13、13a表层杂质层，14上层杂质层，20抗蚀层。
【主权项】
1.一种碳化硅半导体装置，其特征在于，具有: 第I导电型的外延层，其形成于第I导电型的碳化硅半导体衬底之上； 沟槽，其局部地形成于所述外延层表层； 第2导电型的阱层，其沿所述沟槽的侧面及底面形成； 第I导电型的源极区域，其形成于所述沟槽的底面处的所述阱层表层； 栅极绝缘膜，其沿所述沟槽的侧面形成，且一端形成至所述源极区域； 栅极电极，其沿所述沟槽的侧面形成，且形成于所述栅极绝缘膜之上； 源极电极，其形成于所述源极区域之上；以及 漏极电极，其形成于所述碳化硅半导体衬底背面。2.根据权利要求1所述的碳化硅半导体装置，其特征在于， 所述阱层的一端形成至所述外延层表层的未形成所述沟槽的未形成沟槽区域， 所述栅极绝缘膜还形成于所述未形成沟槽区域的所述阱层之上， 该碳化硅半导体装置还具有第I导电型的表层杂质层，该第I导电型的表层杂质层从所述未形成沟槽区域的所述阱层表层起形成至所述外延层表层， 所述表层杂质层具有比所述外延层高的杂质浓度。3.根据权利要求1或2所述的碳化硅半导体装置，其特征在于， 所述阱层的一端形成至所述外延层表层的未形成所述沟槽的未形成沟槽区域， 所述栅极绝缘膜还形成于所述未形成沟槽区域的所述阱层之上， 关于所述栅极绝缘膜的厚度，与沿所述沟槽的侧面形成的部分相比，在所述未形成沟槽区域的所述阱层之上形成的部分较厚。4.根据权利要求1或2所述的碳化硅半导体装置，其特征在于， 所述阱层的一端形成至所述外延层表层的未形成所述沟槽的未形成沟槽区域， 所述栅极绝缘膜还形成于所述未形成沟槽区域的所述阱层之上， 该碳化硅半导体装置还具有第I导电型的上层杂质层，该第I导电型的上层杂质层形成于所述沟槽的侧面以及所述未形成沟槽区域的所述外延层上层， 所述上层杂质层具有比所述外延层高的杂质浓度，且与所述阱层相比形成得较厚。5.根据权利要求1或2所述的碳化硅半导体装置，其特征在于， 所述沟槽的侧面形成于与所述外延层表面正交的方向。6.根据权利要求1或2所述的碳化硅半导体装置，其特征在于， 所述栅极电极还形成于所述外延层表层的未形成所述沟槽的未形成沟槽区域的所述阱层之上。7.根据权利要求1或2所述的碳化硅半导体装置，其特征在于， 所述栅极电极未形成于所述外延层表层的未形成所述沟槽的未形成沟槽区域的、未形成所述阱层的所述外延层之上。
【专利摘要】本发明提供一种碳化硅半导体装置，其减小沟道电阻、并且提高栅极绝缘膜的可靠性。本发明具有：沟槽(3)，其局部地形成于外延层(2)表层；阱层(4)，其沿沟槽的侧面及底面形成；源极区域(5)，其形成于沟槽的底面处的阱层表层；栅极绝缘膜(7)；以及栅极电极(8)。栅极绝缘膜沿沟槽的侧面形成，且一端形成至源极区域。栅极电极沿沟槽的侧面形成，且形成于栅极绝缘膜之上。
【IPC分类】H01L29/12, H01L29/78
【公开号】CN105637642
【申请号】CN201380080266
【发明人】樽井阳一郎
【申请人】三菱电机株式会社
【公开日】2016年6月1日
【申请日】2013年10月17日
【公告号】DE112013007510T5, WO2015056318A1