因此，以使得ρ型基体区域3与ρ型底层10之间的距离大于由数学 式1表示的L的2倍的值的方式，设定η型电流分散层3的杂质浓度。例如，Nd= IX IO1Vcm3的 情况下，数学式1的右边为〇.364μπι。另外，数学式1是假定耗尽层仅在η型电流分散层3侧延 伸的式子，因此实际上耗尽层延伸的距离比数学式1短。
[0033] 【数学式1】
[0034]
[0035] ρ型基体区域4构成为，硼或铝等ρ型杂质浓度例如为约1.0 X IO17~3.0 X IO1Vcm3， 厚度为约I. 〇~1.4μπι，这里将ρ型杂质浓度设为2.0 X IO1Vcm3，将厚度设为1.2μπι。
[0036] η+型源区5构成为，表层部中的磷等η型杂质浓度(表面浓度)为约1.0 XlO2t3~3.0 X102Vcm3(这里是1.0\102%!113)，厚度为约0加 111。？+型接触层6用来使后述的源电极12与 ρ型基体区域4以低电阻接触，例如构成为，表层部中的硼或铝等ρ型杂质浓度(表面浓度)为 例如约1.0 X 1〇2°~1.0 X l〇21/cm3(这里是1.0 X IO2Vcm3)，厚度为约0.7μπι。!!+型源区5配置 在后述的沟槽栅构造的两侧，P +型接触层6隔着η+型源区5配置在与沟槽栅构造相反的一侧。
[0037] 此外，以将ρ型基体区域4以及η+型源区5贯通并到达η型电流分散层3的厚度的中 途位置的方式，形成有例如宽度为0.8~1.2μπι、距η +型源区5的表面的深度为1.7~2. Ιμπι的 沟槽7。这里，将沟槽7的宽度设为0.8μπι，将深度设为1.9μπι，例如将相邻的沟槽7之间的间隔 (间距)设为4.Own。以与该沟槽7的侧面相接的方式配置上述的ρ型基体区域4以及η+型源区 5〇
[0038]进而，沟槽7的内壁面被栅氧化膜8覆盖。栅氧化膜8的厚度例如设为60~80nm，这 里设为75nm。此外，沟槽7被形成在栅氧化膜8的表面的栅电极8完全填埋。栅电极8由掺加有 杂质的Poly-Si构成。
[0039 ]这样，构成沟槽栅构造。该沟槽栅构造以与图1的纸面垂直的方向为长度方向延伸 设置。并且，多个沟槽栅构造在图1中的左右方向上排列而被做成条状。此外，上述n+型源区 5以及P +型接触层6也被做成沿沟槽栅构造的长度方向延伸设置的构造。
[0040] 此外，以将沟槽7的底部覆盖、并且从相对于p型基体区域4的下表面离开了规定距 离的位置到达IT型漂移层2的方式，形成有p型底层10。这里，所谓将沟槽7的底部覆盖，意味 着将沟槽7的底部中的角部包含在内地覆盖，意味着p型底层10从沟槽7的底面形成至侧面。 例如，P型底层10从P型基体区域4的底面离开0.3~0.5μπι而形成，这里将其间隔设为0.4μπι。 此外，P型底层10例如深度为0.8~Ι.Ομπι，宽度为从沟槽7向两侧突出规定距离的宽度，这里 将深度设为0.9μπι，将宽度设为从沟槽7向两侧各突出0.2μπι的宽度。P型底层10的硼或铝等P 型杂质浓度例如设为2.0 X IO17~5.0 X 1017/cm3(这里是5.0 X IO1Vcm3)。该浓度被设为例如 η型电流分散层3的2倍以上的浓度，以当反偏时（对后述的漏电极14施加了电压时）不通过 从与η型电流分散层3之间的边界部扩展的耗尽层而完全耗尽的方式，成为相比于完全耗尽 化条件而言更高的浓度。
[0041] 进而，在排列了多条的沟槽7中的相邻的沟槽7彼此之间，以与ρ型基体区域4的底 面相接并且到达IT型漂移层2的方式，形成有由ρ型层构成的ρ型深层（deep IayerUl。例 如，P型深层11其下表面被设置为与P型底层10相同的深度，这里将相对于P型基体区域4的 下表面的深度设为Ι.βμπ^ρ型深层11中的硼或铝等ρ型杂质浓度被设为与ρ型底层10相同的 浓度。因此，P型深层11的浓度也以当反偏时(对后述的漏电极14施加了电压时）不通过从与 η型电流分散层3之间的边界部扩展的耗尽层而完全耗尽的方式，成为相比于完全耗尽化条 件而言更高的浓度。
[0042] 此外，在η+型源区5以及ρ+型接触层6的表面和栅电极9的表面，形成有源电极12和 栅布线(未图示）。源电极12以及栅布线由多个金属(例如Ni/Al等)构成，至少与η型SiC(具 体而言，η+型源区5、η掺杂的情况下的栅电极9)接触的部分由能够与η型SiC欧姆接触的金 属构成。此外，他们之中的至少与P型SiC(具体而言，ρ+型接触层6、ρ掺杂的情况下的栅电极 9)接触的部分由能够与ρ型SiC欧姆接触的金属构成。另外，这些源电极12以及栅布线通过 形成在层间绝缘膜13上而被电绝缘，通过形成在层间绝缘膜13中的接触孔，源电极12与η + 型源区5以及ρ+型接触层6电接触，栅布线与栅电极9电接触。
[0043]并且，在η+型层1的背面侧形成有与η+型层1电连接的漏电极14。通过这样的构造， 构成η沟道型的反型的沟槽栅构造的M0SFET。
[0044]这样的反型的沟槽栅构造的MOSFET如以下那样动作。
[0045]首先，在向栅电极9施加栅电压之前的状态下，在ρ型基体区域4中不形成反型层。 因而，即使对漏电极14施加了正的电压，也无法到达ρ型基体区域4内，在源电极12与漏电极 14之间不流过电流。
[0046] 接着，在截止时(栅电压= 0V，漏电压= 1200V，源电压= 0V)，即使对漏电极14施加 电压也成为反偏。因此，耗尽层从P型基体区域4与η型电流分散层3以及ιΓ型漂移层2(包括 电流扩散层2a)之间扩展。此时，由于ρ型基体区域4的浓度较高为2.OX IO1Vcm3，所以即使η 型电流分散层3的浓度为1.0X1017/cm3，耗尽层也几乎在ιΓ型漂移层2侧扩展，成为约ΙΟμπι 的宽度。因此，P型基体区域4不会穿通，在源电极12与漏电极14之间不流过电流。
[0047] 此外，由于栅电压为0V，所以在漏一栅间也施加电场。该情况下，由于η型杂质浓度 为5.0 X IO1Vcm3的ρ型底层10将沟槽7的底部覆盖，所以向ρ型底层10侵入的耗尽层成为0.2 Mi以下。即，耗尽层的宽度与杂质浓度成反比，并且，由于ιΓ型漂移层2的耗尽层的宽度为约 ΙΟμπι，ρ型底层10的杂质浓度为rT型漂移层2的50倍以上，所以在ρ型底层10内耗尽层仅扩展 上述的值左右。因此，耗尽层不到达沟槽7,所以能够使得在被ρ型底层10包围的沟槽7的底 部几乎不发生电场的集中。由此，能够缓和栅氧化膜8内的电场集中、特别是栅氧化膜8中的 沟槽7的底部的电场集中，能够防止栅氧化膜8被击穿。
[0048] 另外，沟槽7中的从ρ型基体区域4的下表面突出并到达ρ型底层10之间的部分，成 为在沟槽7的周围不存在ρ型层的区域。但是，这里，由于该沟槽7的突出量较少从而电场集 中较少，在漏电压1200V下，在该突出部分施加的电场强度为约4.4MV/cm。这是即使施加于 栅氧化膜8也不会绝缘击穿的水平的电压。因此，根据本实施方式的构造，即使对漏电极14 施加1200V的电压，栅氧化膜8也不会被击穿，能够实现耐压1200V。
[0049] 接着，在导通时（栅电压= 20V，漏电压= 2V，源电压= OV)，进行如下那样的动作。 具体而言，SiC在杂质浓度为例如1.0 X IO1Vcm3那样地较高的情况下，即使源电压为0V，p型 基体区域4也如-3V那样动作，所以耗尽层从ρ型基体区域4向η型电流分散层3侧扩展。该扩 展量由η型电流分散层3的杂质浓度决定。通过仿真研究的结果是，在η型电流分散层3的杂 质浓度为8.0 X IO1Vcm3的情况下为0.3μπι，在1.0 X IO1Vcm3的情况下为0.08μπι。
[0050]图2表示将本实施方式的MOSFET的各部的杂质浓度设为上述的浓度的情况下的导 通时的耗尽层的扩展方式。耗尽层的电阻非常高而难以流过电流，但在本实施方式中由于 具备与rT型漂移层2相比高杂质浓度的η型电流分散层3,所以耗尽层的扩展得以抑制。因 此，在P型基体区域4与ρ型底层10之间确保从由沟槽7与η型电流分散层3相接的部分构成的 电流蓄积层到rT型漂移层2之间不被耗尽层截断的电流通路，导通电阻降低。
[0051 ]另一方面，图3表示在去掉本实施方式的MOSFET中的η型电流分散层3而得到的构 造下、导通时的耗尽层的扩展方式。如该图所示，在没有形成η型电流分散层3的情况下，该 部分成为rT型漂