，能够实现低导通电阻和低栅电场的折衷(trade off)改善。
[0083] 另外，为了得到作为上述目标的特性、低导通电阻且低栅电场，η型电流分散层3的 深度更深则较好。更详细而言，为了得到施加于栅氧化膜8的电场强度为5MV/cm以下且导通 电阻为没有由P型底层10将沟槽7的底部的角部覆盖的情况的值以下的特性，η型电流分散 层3的深度尤其比沟槽7的底部更深则较好。进而，需要使η型电流分散层3的深度比ρ型底层 10的深度浅或与其相同的深度。
[0084] (第2实施方式）
[0085] 对本发明的第2实施方式进行说明。本实施方式相对于第1实施方式变更了 η型电 流扩散层3的结构，其他与第1实施方式同样，因此仅说明与第1实施方式不同的部分。
[0086] 如图9所示，本实施方式中，将配置在η型电流分散层3之上的ρ型基体区域4通过浓 度不同的第1层4a和第2层4b构成。第1层4a是表面侧，即ρ型基体区域4中的位于η +型源区5 及P+型接触层6侧的部分，与第2层4b相比，ρ型杂质浓度设定得低。例如，第1层4a设置为，到 表面的深度为〇.95μπι，ρ型杂质浓度为5.OX IO1Vcnf3。由于在该第1层4a之上形成了到表面 的深度为〇 ·5μηι的n+型源区5,所以第1层4a的厚度为约0·45μηι。第2层4b配置为，与第1层4a 相比靠 ιΓ型漂移层2侧配置，例如厚度为0.05μπι，ρ型杂质浓度为7.0 X IO1Vcnf3。关于其他结 构，与第1实施方式同样。这样的构造的MOSFET基本上能够通过与第1实施方式同样的制造 方法进行制造。即，在形成P型基体区域4时，只要使外延成长时的杂质浓度的导入量在形成 第2层4b时和形成第1层4a时不同，则其他可以与第1实施方式同样。
[0087]接下来，对本实施方式的MOSFET的动作进行说明。
[0088]首先，对栅电极9施加栅电压前的状态的动作与第1实施方式同样。接着，在截止时 (栅电压=OV，漏电压=1200V，源电压=OV)，若对漏电极14施加电压，则耗尽层从ρ型基体 区域4与η型电流分散层3以及ιΓ型漂移层2之间扩展。此时，由于仅使ρ型基体区域4的第2层 4b的浓度较高，所以耗尽层止于该浓度高的第2层4b。因此，即使ρ型基体区域3的整体的厚 度为0.5μπι，ρ型基体区域3也不会穿通，在源电极12与漏电极14之间不流过电流。
[0089] 接下来，当导通时(栅电压= 20V，漏电压= 2V，源电压= 0V)，对栅电极9施加20V作 为栅电压。因此，在P型基体区域4中的与沟槽7相接的表面形成反型层，并且在η型电流分散 层3中的与沟槽7相接的表面形成电流蓄积层。由此，从源电极12注入的电子在从η +型源区5 穿过形成于P型基体区域4的反型层以及电流蓄积层之后，到达η型电流分散层3。
[0090]并且，由于ρ型基体区域4的厚度相比于第1实施方式而言较薄，从0.7μπι变为0.5μ m，因此从η+型源区5到电流蓄积层的电阻成为0.4πιΩ · cm2。关于其他部分的电阻，与第1实 施方式同样。因此，本实施方式的构造的情况下，在将栅电压设为20V，将栅氧化膜8的厚度 设为75nm时，能够实现导通电阻为1.85( =0.4+0.4+0.8+0.25) Ω · cm2这样的低导通电阻。 相对于此，在上述的图3的构造下，导通电阻为2.45,从而与本实施方式的构造相比增大0.6 Ω · cm2。这样，根据本实施方式的M0SFET，除了高耐压之外还能够实现进一步的低导通电 阻化。
[0091] (其他实施方式）
[0092] 本发明不限于上述实施方式，能够适当变更。
[0093] 例如，在上述各实施方式中，以将第1导电型设为η型、将第2导电型设为p型的η沟 道类型的MOSFET为例进行了说明，但对于使各构成要素的导电型反型而得到的ρ沟道类型 的MOSFET也能够适用本发明。此外，在上述说明中，以沟槽栅构造的MOSFET为例进行了说 明，但对于同样的沟槽栅构造的IGBT也能够应用本发明。IGBT相对于上述各实施方式仅将 衬底1的导电型从η型变更为ρ型，关于其他构造及制造方法与上述各实施方式同样。
[0094] 此外，在上述各实施方式中，作为栅绝缘膜，以基于热氧化的栅氧化膜8为例进行 了说明，但也可以含有不基于热氧化的氧化膜或氮化膜等。此外，关于漏电极14的形成工 序，也可以设置在源电极12的形成后等。
【主权项】
1. 一种碳化娃半导体装置，其特征在于， 具备反型的MOS阳T，该反型的MOS阳T具有： 衬底(1)，由碳化娃构成，为第1导电型或第2导电型； 漂移层（2)，形成在上述衬底之上，由与上述衬底相比被设为低杂质浓度的第1导电型 的碳化娃构成； 电流分散层(3)，形成在上述漂移层之上，并且，由与该漂移层相比第1导电型杂质浓度 较高的碳化娃构成； 基体区域(4)，形成在上述电流分散层之上，由第2导电型的碳化娃构成； 源区（5)，形成在上述基体区域的上层部，由与上述漂移层相比为高浓度的第1导电型 的碳化娃构成； 沟槽(7)，从上述源区的表面形成到比上述基体区域更深的位置，将一个方向作为长度 方向而呈条状排列有多条； 栅绝缘膜(8)，形成在上述沟槽的内壁面； 栅电极(9 )，在上述沟槽内形成在上述栅绝缘膜之上； 源电极（12)，与上述源区W及上述基体区域电连接； 漏电极（14)，形成在上述衬底的背面侧；W及 第2导电型的底层（10)，配置在比上述基体区域靠下方，将包括上述沟槽的底部的角部 在内的该沟槽的底部覆盖，并被设置为上述电流分散层W上的深度， 所述反型的MOSFET中，通过控制向上述栅电极的施加电压而在位于上述沟槽的侧面的 上述基体区域的表面部形成反型的沟道区域，经由上述源区和上述电流分散层W及上述漂 移层，在上述源电极W及上述漏电极之间流过电流。2. 如权利要求1所述的碳化娃半导体装置，其特征在于， 上述电流分散层形成到比上述沟槽的底部更深的位置。3. 如权利要求1或2所述的碳化娃半导体装置，其特征在于， 在排列有多条的上述沟槽中的相邻沟槽彼此之间，具备与上述基体区域相接并到达上 述漂移层的第2导电型的深层（11)。4. 如权利要求3所述的碳化娃半导体装置，其特征在于， 上述底层W及上述深层的杂质浓度被设定为运样的浓度，在该浓度下，在对上述漏电 极施加电压的反偏时，不通过从与上述电流分散层之间的边界部扩展的耗尽层而完全耗尽 化。5. 如权利要求4所述的碳化娃半导体装置，其特征在于， 上述底层W及上述深层的杂质浓度为上述电流分散层的杂质浓度的2倍W上。6. 如权利要求1~5中任一项所述的碳化娃半导体装置，其特征在于， 上述基体区域具有位于上述源区侧的第1层（4a)和位于上述电流分散层侧的第2层 (4b)，上述第2层相比于上述第1层而言杂质浓度更高。7. 如权利要求1~6中任一项所述的碳化娃半导体装置，其特征在于， 上述电流分散层的杂质浓度被设定为运样的浓度，在该浓度下，与由于碳化娃的内部 电位而在该电流分散层内延伸的耗尽层的距离的2倍相比，上述基体区域与上述底层之间 的距离更大。8.如权利要求7所述的碳化娃半导体装置，其特征在于， 设真空的介电常数为e〇,设元电荷为q，设碳化娃的相对介电常数为Ks,设碳化娃的内部 电位为WcU由于上述碳化娃的内部电位而在该电流分散层内延伸的耗尽层的距离为， 【数学式1】
【专利摘要】碳化硅半导体装置，具有衬底(1)、漂移层(2)、电流分散层(3)、基体区域(4)、源区(5)、沟槽(7)、栅绝缘膜(8)、栅电极(9)、源电极(12)、漏电极(14)和底层(10)。上述电流分散层形成在上述漂移层之上，并且，与上述漂移层相比第1导电型杂质浓度较高。上述底层具有第2导电型，配置在比上述基体区域靠下方，将上述沟槽的底部的角部包含在内而覆盖上述沟槽的底部，并被设置为上述电流分散层以上的深度。
【IPC分类】H01L29/12, H01L29/78, H01L29/06
【公开号】CN105593996
【申请号】CN201480054234
【发明人】铃木巨裕, 青井佐智子, 渡边行彦, 添野明高, 小西正树
【申请人】株式会社电装, 丰田自动车株式会社
【公开日】2016年5月18日
【申请日】2014年9月15日
【公告号】WO2015049838A1