[0059]接下来，参照图3Α?图3Ε对本实施方式的SiC半导体装置的制造方法进行说明。其中，本实施方式的SiC半导体装置的制造方法中的、元件分离层14的形成工序以外与以往同样，因此在此主要说明元件分离层14的形成工序。
[0060]图3Α所示的工序中，准备η+型基板I，在该η +型基板I的表面使由SiC构成的η—型漂移层2外延生长。或者，准备在η +型基板I的表面预先使由SiC构成的η—型漂移层2外延生长的所谓外延基板。由此，准备由背面侧由η+型基板I构成的高浓度杂质层、表面侧为杂质浓度比高浓度杂质层低的n_型漂移层2构成的半导体基板。
[0061]图3B所示的工序中，在n_型漂移层2的表面形成由LTO等构成的掩膜20之后，经过光刻工序，在P型深层9以及电场缓和层15的形成预定区域中使掩膜20开口。并且，从掩膜20上将ρ型杂质(例如硼、铝)进行离子注入，然后通过热处理进行活性化，从而形成P型深层9以及电场缓和层15。然后，将掩膜20除去。
[0062]图3C所示的工序中，在包含P型深层9以及电场缓和层15的表面的n_型漂移层2的表面，使ρ型杂质层外延生长，由此形成ρ型基极区域3。并且，虽然没有图示，在ρ型基极区域3之上使例如由LTO等构成的掩膜成膜，经过光刻工序在n+型源极区域4的形成预定区域上使掩膜开口。然后，将η型杂质(例如氮)进行离子注入。接下来，将刚刚使用的掩膜除去之后，再次使掩膜成膜，经过光刻工序，在P+型接触区域5的形成预定区域上使掩膜开口。然后，将P型杂质(例如硼、铝)进行离子注入。并且，将掩膜除去之后，将所注入的离子进行活性化，从而形成η+型源极区域4及ρ +型接触区域5。
[0063]图3D所示的工序中，在包含η+型源极区域4及ρ +型接触区域5的表面的ρ型基极区域3的表面使未图示的蚀刻掩膜成膜之后，在元件分离层14的形成预定区域中使蚀刻掩膜开口。此外，虽然未图示，但与此同时在主单元区域Rm及感测单元区域Rs内，在沟槽6的形成预定区域中也使蚀刻掩膜开口。并且，在进行使用了蚀刻掩膜的各向异性蚀刻之后，根据需要进行各向同性蚀刻及牺牲氧化工序，从而形成沟槽6的同时在元件分离层14的形成预定位置也形成沟槽21。然后，将蚀刻掩膜除去。
[0064]图3Ε所示的工序中，将栅极绝缘膜7的形成工序和元件分离层14的形成工序同时进行。具体而言，基于使用湿性气氛的高温法进行热氧化之后，通过CVD法使氧化膜成膜，以埋入沟槽6、21内。并且，配置未图示的掩膜，并且通过光刻工序使掩膜之中的与沟槽6对应的部分开口。然后，使用掩膜进行各向异性蚀刻，从而在沟槽6的内部将氧化膜局部地除去。由此，在沟槽6的侧面以及底面残留期望膜厚的氧化膜，构成栅极绝缘膜7。此时，在沟槽21内形成的氧化膜处于被掩膜覆盖的状态，因此在将沟槽6内的氧化膜局部地除去之后沟槽21内的氧化膜也会残留，通过该氧化膜构成元件分离层14。
[0065]关于其以后的工序，由于与以往同样因此未图示，进行如下工序。具体而言，在栅极绝缘膜7的表面将掺杂有η型杂质的多晶硅层成膜之后，进行内腐蚀工序等，由此在沟槽6内的栅极绝缘膜7的表面形成栅电极8。接下来，将场氧化膜16以及层间绝缘膜11成膜之后，将层间绝缘膜11进行构图而形成与η+型源极区域4及P +型接触区域5相连的接触孔，并且在其他截面形成与栅电极8相连的接触孔。接下来，以埋入到接触孔内的方式使电极材料成膜之后，将其进行构图，从而形成源电极10及栅极布线。此外，在η+型基板I的背面侧形成漏电极12。由此，完成图1所示的具有反转型MOSFET的SiC半导体装置。
[0066]如上说明那样，本实施方式中具备元件分离层14，以将主单元区域Rm与感测单元区域Rs之间电分离。并且，具备电场缓和层15以在元件分离层14的底部缓和电场集中，进而，电场缓和层15在元件分离层14之间被分离为主单元区域Rm侧和感测单元区域Rs侧。
[0067]由此，通过在主单元区域Rm与感测单元区域Rs之间形成元件分离层14，能够可靠地进行它们间的元件分离，并且通过电场缓和层15能够缓和元件分离层14的下方处的电场集中。进而，还能够使得主单元区域Rm与感测单元区域Rs不会通过电场缓和层15而导通。
[0068]此外，根据上述的制造方法，将电场缓和层15的形成工序与ρ型深层9的形成工序同时进行，进而将元件分离层14的形成工序与沟槽6的形成工序及栅极绝缘膜7的形成工序同时进行。因此，能够谋求制造工序的简化，并且将电场缓和层15以及元件分离层14的形成工序这两个工序都兼作为MOSFET的形成工序的一部分，因此不需要追加仅为了形成它们而需要的工序。因此，不用追加制造工序便能够形成主单元区域Rm与感测单元区域Rs之间的元件分离构造。
[0069](第2实施方式)
[0070]对本申请的第2实施方式进行说明。本实施方式中考虑对第I实施方式进一步使用偏移基板(ο??-substrate)的情况下的元件分离层14的形成方法，但关于基本构造由于与第I实施方式同样，因此仅对与第I实施方式不同的部分进行说明。
[0071]SiC半导体装置中，有时使用偏移基板进行元件形成，以使台阶流(stepflow)生长容易进行。并且，在使用主表面具有规定角度(例如4度)的偏移角的偏移基板来作为η+型基板I的情况下，在η +型基板I之上使η -型漂移层2及ρ型基极区域3外延生长时，表面的状态倾斜偏移角度而继承。也就是说，相对于η+型基板I的结晶面(just plane)在垂直方向上表面的状态被继承，在相对于η+型基板I的主表面的垂直方向上不被继承。因此，在将离子注入时等的掩膜对准用的定位标记例如通过凹部等构成的情况下，其随着外延生长而偏离。
[0072]例如，在通过上述第I实施方式中说明的制造方法形成SiC半导体装置的情况下，如图4Α所示在形成ρ型深层9或电场缓和层15时使用的定位标记如图4Β所示在形成ρ型基极区域3时偏离。因此，如图4C所示，在以定位标记为基准形成元件分离层14时，由于定位标记的偏离，沟槽21的形成位置也会偏离。若成为这样的状态，则由于元件分离层14和电场缓和层15的形成位置偏离，因此有不满足上述的图2Α?图2C的关系的可能性。因此，本实施方式中，将各部的尺寸设定为即使发生定位标记偏离，元件分离层14与电场缓和层15的形成位置的关系也满足图2Α或图2Β的关系。对此，参照图5进行说明。
[0073]如图5所示，若将定位标记的偏离量设为X、将P型基极区域3的厚度设为Te，将偏移角设为θ，则偏呙量X可用下式表不。其中，设0° < Θ < 90°。
[0074][数式I]
[0075]X = Te/tan Θ
[0076]此外，为了使元件分离层14与电场缓和层15的形成位置的关系满足图2A或图2B的关系，偏离量X需要小于从元件分离层14的中心到分离了的电场缓和层15之间的中心为止的距离之和。因此，将在主单元区域Rm与感测单元区域Rs之间被分离的电场缓和层15的间隔设为Wp，将元件分离层14的宽度设为Wi时，需要满足下式。
[0077][数式2]
[0078]ffi/2 > X — ffp/2 > O
[0079]因此，若通过上述数式1、2使元件分离层14的宽度Wi满足下式，则能够使元件分离层14与电场缓和层15的形成位置的关系满足图2A或图2B的关系。
[0080][数式3]
[0081]