逻辑门电路及cmos数字电路总剂量效应敏感性的分析方法
【技术领域】
[0001] 本发明属于CMOS数字集成电路的总剂量效应研究领域。
【背景技术】
[0002] 半导体器件电路长期工作于空间辐射环境中，将会受到总剂量效应的影响，具体 表征为器件或电路的电学性能发生退化甚至出现功能失效。
[0003] 对电路进行总剂量加固的常用方法可以划分为三类：版图加固、设计加固和屏蔽 加固。版图加固指的是对最基本单元的调整，如改变工艺流程中离子注入、改变阱接触位置 或数量、改变单管的版图结构等，参见专利申请号201010548221.4，"一种抗总剂量辐射加 固晶体管结构"等。设计加固指的是在网表级进行调整，在完成基本功能的基础上兼顾加固 性能，参见专利申请号201210155376，"一种总剂量辐射加固的半导体存储器";屏蔽加固指 的是在芯片或电路板外围设置屏蔽层，使辐射得到有效的衰减甚至完全被阻挡。其中版图 加固和设计加固是最常见的方法，能够有效减轻性能退化的严重程度。但是，这类加固方 法通常是整体加固，因此也带来相应的弊端，具体体现为版图面积增加，进一步导致集成度 等指标降低。
[0004] 考虑到上述因素，有选择性的进行加固设计是更加科学合理的选择，但现有技术 并没有提供相关的CMOS电路敏感区域甄别方法。针对整个电路而言，如果设计阶段就能甄 别出电路中的敏感节点，接下来对这些结构进行优先加固，就能获得成本与抗辐射性能间 的平衡，该工作对总剂量加固领域将具有重要的实用意义。CMOS是互补金属-氧化物-半 导体晶体管结构的简称，其结构特点体现在由n型源漏掺杂金属-氧化物-半导体晶体管 (nMOS管）和p型源漏掺杂金属-氧化物-半导体晶体管（pMOS管）对称布局组成。CMOS 结构是大规模数字集成电路的通用基础结构，针对该类结构开展总剂量效应敏感性分析、 甄别电路中的敏感节点的方法适用于大多数大规模数字集成电路。根据CMOS电路的结构 特点，电路中的节点通常以PM0S管的组合连接上拉电平Vdd，以nMOS管的组合连接地信号， 而节点输出信号的抗噪声能力（静态噪声容限）同时受到PM0S管与nMOS管电流驱动能力 的影响。
【发明内容】
[0005] 针对现有CMOS电路敏感区域甄别方法缺失，现有加固方法在对电路进行总剂量 加固前没有进行敏感性区域甄别而导致的版图面积增加，集成度等指标降低的技术问题， 本发明提供一种逻辑门电路及CMOS数字电路总剂量效应敏感性的分析方法，能够甄别出 其中总剂量效应敏感节点的方法，可用于指导加固设计，获取成本与抗辐射性能间的平衡。 [0006] 本发明所提供的逻辑门电路的总剂量效应敏感性的分析方法，其特殊之处在于： 包括以下步骤：
[0007] 1)列举待分析逻辑门电路在辐照过程中的工作状态，列举待分析逻辑门电路在测 试过程中的工作状态，其中的工作状态指的是输入信号的电平设置；将两种过程中的工作 状态进行排列组合形成多组输入信号组合，
[0008] 2)根据待分析逻辑门电路的结构特点和各组输入信息组合，将组成分析逻辑门电 路的PM0S管组合的具体结构和nMOS管组合的具体结构进行简化并等效为反相器的结构形 式；
[0009] 3)根据等效得到的反相器的结构形式，计算各反相器的电导，最小的等效pMOS管 电导和最大的等效nMOS管电导组合将对应着最强的总剂量敏感性。
[0010] 为了进一步提高甄别敏感区域的速度，本发明在步骤1)和2)之间增加了淘汰多 组输入信号组合中辐照过程输入信号均为低电平的组合状态的步骤；还增加了淘汰多组输 入信号组合中测试过程输出信号为低电平的组合状态的步骤。
[0011] 进一步的，本发明步骤3)中反相器的电导的计算方法如下：
[0012] 对于pMOS管的组合而言，单个pMOS管的电导值正比于其宽长比（W/L)，当pMOS管 并联时，将各个PM0S管电导值求和得到等效反相器中pMOS管的电导值；当pMOS管串联时， 将各个pMOS管电导值的倒数求和得到对应等效电导值的倒数；
[0013] 对于nMOS管组合，单个nMOS管的电导值正比于其沟道长度的倒数（1/L)，按照与 pMOS管相同的方法计算电导的串并联法则进行等效。
[0014] 该计算方法是根据pMOS管工作在饱和区时的电流-电压关系和nMOS管工作在截 止区时的漏电流-电压规律推导得到的。
[0015] 本发明所提供的CMOS数字电路总剂量效应敏感性的分析方法，其特殊之处在于： 包括以下步骤：
[0016] 1)将CMOS数字电路划分为多个逻辑门电路；
[0017] 2)分别对每一种逻辑门电路，按照如下步骤进行总剂量效应敏感性分析：
[0018] 2. 1)列举待分析逻辑门电路在辐照过程中的工作状态，列举待分析逻辑门电路在 测试过程中的工作状态，其中的工作状态指的是输入信号的电平设置；将两种过程中的工 作状态进行排列组合形成多组输入信号组合，
[0019] 2. 2)根据待分析逻辑门电路的结构特点和各组输入信息组合，将组成分析逻辑门 电路的pMOS管组合的具体结构和nMOS管组合的具体结构进行简化并等效为反相器的结构 形式；
[0020] 2. 3)根据等效得到的反相器的结构形式，计算各反相器的电导，根据最小的等效 pMOS管电导和最大的等效nMOS管电导组合将对应着最强的总剂量敏感性的规则，得到待 分析逻辑门电路可能表征出的最严重总剂量损伤的评价数据；
[0021] 3)将各逻辑门电路可能表征出的最严重总剂量损伤的评价数据进行比较得到 CMOS数字电路中最严重总剂量效应敏感性的逻辑门电路。
[0022] 本发明的优点在于：
[0023] 1、本发明提出的一种针对CMOS数字电路，能够快速甄别出电路中的总剂量效应 敏感节点的方法，实现了在设计阶段对于电路中总剂量效应敏感节点的甄别，进而可用于 指导加固设计，极大地节约了版图面积；
[0024] 2、本发明所提出的总剂量效应敏感性的分析方法便于自动化操作，便于定量比 较各电路节点的总剂量效应敏感性，同时使大型数字电路的敏感节点甄别成为可能；
[0025] 3、本发明对于简化大规模集成电路的总剂量效应电路分析流程具有一定的启发。
【附图说明】
[0026] 图1为与非门电路示意图；
[0027] 图2为异或门电路示意图；
[0028] 图3为或非门电路示意图。
【具体实施方式】
[0029] 以下对本发明进行详细说明。
[0030] 对于目前通用的深亚微米或纳米工艺集成电路而言，总剂量损伤主要影响到的是 其中的nMOS管，尤其是辐照过程中连接高电平的nMOS管，而pMOS管对应的电学特性漂移 几乎可以忽略不计。基于这种考虑，甄别电路的总剂量敏感性时，只需要考察辐照过程中存 在高电平输入信号的组合状态，对于辐照过程中输入信号均为低电平的组合状态可以直接 加以淘汰。
[0031] CMOS电路的总剂量损伤主要表征为输出高电平值随累积剂量的增加逐渐降 低，当输出高电平的幅值低到一定程度时，有可能被后端电路错误甄别为逻辑低电平 ('1'->'0'），这时即发生了逻辑失效。于是，甄别电路的总剂量敏感性时，对于测试过程 中输出信号为低电平的输入信号组合可以直接加以淘汰。
[0032] 下面结合附图和具体实施例对本发明做进一步的阐述。设定某CMOS电路由图1、 图2和图3所示的三种逻辑门组成，这三种逻辑门均由两个pMOS管和两个nMOS管按照对 称方式组合而成。按照
【发明内容】
中所述的步骤，将甄别出三种逻辑门的输出信号对总剂量 的相对敏感性。
[0033] 图1为CMOS数字电路中常见的与非门电路示意图，输入端为A、B，输出端为Outl。 表1中给出了按照
【发明内容】
对图1中的与非门电路执行敏感性分析的步骤，其中"0"代表 辐照过程中接低电平，"1"代表辐照过程中接高电平，"x"代表任意组合。按照
【发明内容】
中 步骤，首先需甄选出辐照过程中栅极接高电平的nMOS管，同时保证输出信号为高电平。所 以，首先甄选出不符合这两项要求的输入信号组合将其淘汰，如表1中第一、二列的第三行 所示，当辐照过程中A端和B端全部连接"0"时，电路中不存在辐照过程中栅极接高电平的 nMOS管，引入的总剂量损伤可以忽略不计；如第三、四列的第四行所示，当测试过程中A端 和B端全部连接"1"时，输出信号为低电平，此时电路中的总剂量损伤将无法显现出来。这 样两种情况属于首先需要排除的输入信号组合