单元布局和结构的制作方法
【技术领域】
[0001]本发明涉及单元布局和结构。
【背景技术】
[0002]通常，电子设计自动化(EDA)工具帮助半导体设计者采用期望电路的纯粹行为描述并且工作以制作打算制造的电路的完成了的布局。该工艺通常采用电路的行为描述并且将其变成功能描述，其然后分解成数千个布尔函数并且映入使用标准单元库的单元行。一旦映入，实施分析以将结构设计转变成物理布局。
[0003]然而，随着半导体器件大体上变得越来越小，已经出现在电子设计自动化领域内的技术问题。当结构设计达到将要用于将设计转变成物理半导体器件的制造工艺的物理限制时可能出现这些问题。需要解决和克服这些问题以便继续降低半导体器件的整体尺寸。
【发明内容】
[0004]为了解决现有技术中的问题，本发明提供了一种设计半导体器件的方法，所述方法包括:将第一单元和第二单元放置至第一单元行内；将第三单元和第四单元放置至与所述第一单元行相邻的第二单元行内；在放置所述第一单元和所述第二单元之后以及在放置所述第三单元和所述第四单元之后，使用微处理器实施后布局处理，其中，实施所述后布局处理还包括:将所述第一单元中的第一通孔和所述第三单元中的第二通孔合并至第三通孔内；以及在不切断电连接的情况下从所述第一单元去除第四通孔。
[0005]在上述方法中，其中，在去除所述第四通孔之前，所述第四通孔将单元边界导体与接地轨连接。
[0006]在上述方法中，其中，在去除所述第四通孔之前，所述第四通孔将单元边界导体与接地轨连接；其中，所述单元边界导体通过金属零连接件保持电连接至所述接地轨。
[0007]在上述方法中，其中，所述第一单元是反相器。
[0008]在上述方法中，其中，所述第一单元是反相器；其中，所述第二单元是反相器。
[0009]在上述方法中，其中，处于所述第一单元、所述第二单元、所述第三单元和所述第四单元的交叉处的区域包括:所述第一单元的第一漏极区；所述第二单元的第一源极区；所述第三单元的第二源极区；以及所述第四单元的第二漏极区。
[0010]在上述方法中，其中，处于所述第一单元、所述第二单元、所述第三单元和所述第四单元的交叉处的区域包括:所述第一单元的第一源极区；所述第二单元的第一漏极区；所述第三单元的第二漏极区；以及所述第四单元的第三漏极区，其中，所述第一通孔和所述第二通孔合并至“L”形状内。
[0011]根据本发明的另一个方面，提供了一种用EDA处理系统设计半导体器件的方法，所述方法包括:从单元库接收第一单元、第二单元、第三单元和第四单元；使用微处理器将所述第一单元和所述第二单元放置至第一单元行内以及将所述第三单元和所述第四单元放置至第二单元行内，其中，所述第一单元、所述第二单元、所述第三单元和所述第四单元的交叉区域包括第一通孔和第二通孔；使用所述微处理器将第一掩模层的第一部分放置在所述第一通孔的上方；使用所述微处理器将第二掩模层的第一部分放置在所述第二通孔的上方；以及基于所述第一掩模层和所述第二掩模层使用所述微处理器分析所述第一通孔和所述第二通孔，其中，分析所述第一通孔和所述第二通孔还包括确定所述第一通孔是否应该与所述第二通孔合并或去除。
[0012]在上述方法中，还包括:将第三掩模层的第一部分放置在所述第一通孔的上方；以及确定所述第一掩模层和所述第二掩模层是否位于所述第三掩模层内。
[0013]在上述方法中，其中，分析所述第一通孔和所述第二通孔还包括:围绕所述第二通孔形成禁区；以及确定所述禁区是否接触所述第一通孔。
[0014]在上述方法中，还包括:在垂直于所述第一单元行的第一方向上扩展所述第二通孔以形成第一扩展区；以及在垂直于所述第一单元行并且不同于所述第一方向的第二方向上扩展由所述第二掩模层的第二部分覆盖的第三通孔以形成第二扩展区；以及当所述第一扩展区接触所述第二扩展区时合并所述第一通孔和所述第二通孔。
[0015]在上述方法中，还包括:在垂直于所述第一单元行的第一方向上扩展所述第二通孔以形成第一扩展区；在与所述第一单元行平行的第二方向上扩展所述第一通孔以形成第二扩展区；以及将所述第二通孔、所述第一通孔、所述第一扩展区以及所述第二扩展区合并至第一单个合并通孔内。
[0016]在上述方法中，还包括:在垂直于所述第一单元行的第一方向上扩展所述第二通孔以形成第一扩展区；在与所述第一单元行平行的第二方向上扩展所述第一通孔以形成第二扩展区；以及将所述第二通孔、所述第一通孔、所述第一扩展区以及所述第二扩展区合并至第一单个合并通孔内；其中，所述第一单个合并通孔具有“ L”形状。
[0017]在上述方法中，还包括:在垂直于所述第一单元行的第一方向上扩展所述第二通孔以形成第一扩展区；在与所述第一单元行平行的第二方向上扩展所述第一通孔以形成第二扩展区；以及将所述第二通孔、所述第一通孔、所述第一扩展区以及所述第二扩展区合并至第一单个合并通孔内；还包括:分析所述第一单个合并通孔是否覆盖第二单个合并通孔；以及将所述第一单个合并通孔和所述第二单个合并通孔合并至单个合并形状内。
[0018]在上述方法中，还包括降低与单元边界连接的所述第一通孔的尺寸。
[0019]根据本发明的又一个方面，提供了一种半导体器件，包括:第一单元行，具有第一单元和与所述第一单元相邻的第二单元；第二单元行，与所述第一单元行相邻，其中，所述第二单元行包括第三单元和第四单元；以及合并的通孔，将电源/接地轨电连接至第一源极/漏极区和第二源极/漏极区，所述第一源极/漏极区位于所述第二单元中并且所述第二源极/漏极区位于所述第四单元中，所述合并的通孔延伸至所述第二单元和所述第四单元内。
[0020]在上述半导体器件中，其中，所述合并的通孔电连接至与所述第一源极/漏极区物理接触的第一金属零连接件。
[0021]在上述半导体器件中，其中，所述合并的通孔电连接至与所述第一源极/漏极区物理接触的第一金属零连接件；其中，所述第一金属零连接件具有与所述第二单元中的第一单元边界导体物理接触的第一部分。
[0022]在上述半导体器件中，其中，所述合并的通孔电连接至与所述第一源极/漏极区物理接触的第一金属零连接件；其中，所述第一金属零连接件具有与所述第二单元中的第一单元边界导体物理接触的第一部分；其中，所述第一金属零连接件具有与所述第四单元中的接触件物理接触的第二部分。
[0023]在上述半导体器件中，其中，所述第一单元是第一反相器，所述第二单元是第二反相器，所述第三单元是第三反相器以及所述第四单元是第四反相器。
【附图说明】
[0024]当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各方面。应该注意的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚的讨论，各部件的尺寸可以被任意地增大或减小。
[0025]图1根据一些实施例示出处理系统的框图。
[0026]图2根据一些实施例示出电子设计自动化系统使用的流程图。
[0027]图3根据一些实施例示出单个单元。
[0028]图4A至图4D根据一些实施例示出第一单元行和第二单元行。
[0029]图5A至图?根据一些实施例示出后布局处理的结果。
[0030]图6A至图6F根据一些实施例不出后布局处理的结果。
[0031]图7A至图14G根据一些实施例示出用于后布局处理的工艺流程。
[0032]图15根据一些实施例示出用于后布局处理的工艺流程图。
[0033]图16A至图25G根据一些实施例不出用于后布局处理的第二工艺流程。
[0034]图26根据一些实施例示出用于后布局处理的第二工艺流程图。
【具体实施方式】
[0035]为了实施所提供主题的不同特征，以下公开内容提供了许多不同的实施例或实例。以下描述部件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算限定。例如，在以下描述中，第一部件形成在第二部件上方或上可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中额外的部件形成在第一和第二部件之间，从而使得第一和第二部件不直接接触的实施例。另外，本发明可在各个实例中重复参照标号和/或字符。该重复是为了简明和清楚的目的，而且其本身没有规定所述各个实施例和/或配置之间的关系。
[0036]将参照具体内容中的具体实施例描述本实施例，即使用电子设计自动化(EDA)工具放置单元并且然后实施后邻接通孔处理以便获得更高密度单元结构。然而，该实施例也可以应用至其他设计方法。
[0037]现参照图1，根据实施例提供了处理系统100 (诸如EDA处理系统)的框图。处理系统100是通用计算机平台并且可以用于实施任何或所有本文讨论的工艺或者是用于实施电子设计的专用计算机平台。处理系统100可以包括处理单元110，诸如台式计算机、工作站、手提计算机、或者为特定应用定制的专用单元。处理系统100可以装配有显示器114和一个或多个输入/输出器件112，诸如鼠标、键盘或打印机。处理单元110可以包括与总线130连接的中央处理单元(CPU) 120、存储器122、大容量存储器124、视频适配器126和I/O 接口 128。
[0038]总线130可以是包括存储总线或存储控制器、外围总线或视频总线的一个或多个任何类型的多总线结构。CPU 120可以包括任何类型的电子数据处理器，诸如微处理器，并且存储器122可以包括任何类型的系统存储器，诸如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或只读存储器(ROM)。
[0039]大容量存储器124可以包括被配置为储存数据、程序和其他信息以及使得数据、程序和其他信息通过总线130可获取的任何类型的存储器件。例如，大容量存储器件124可以包括一个或多个硬盘驱动器、磁盘驱动器、光盘驱动器等。
[0040]视频适配器126和I/O接口 128提供接口以将外部输入和输出器件连接至处理单元110。如图1所示，输入和输出器件的实例包括与视频适配器126连接的显示器114和与I/O接口 128连接的诸如鼠标、键盘、打印机等的I/O器件112。其他器件可以与处理单元110连接，并且可以使用额外的或少量的接口卡。例如，可以使用串行接口卡(未示出)从而为打印机提供串行接口。例如，处理单元110也可以包括可以是到达局域网(LAN)或广域网(WAN) 116的有线连接和/或无线连接的网络接口 140。
[0041]应该注意，处理系统100还可以包括其他部件。例如，处理系统100可以包括电源、电缆、主板、可移动存储介质、箱体(cases)等。这些其他部件(尽管未示出)认为是处理系统100的部分。
[0042]在实施例中，EDA是通过CPU 120执行以分析用户文件从而获得集成电路布局的程序代码(以下参照图2进一步描述)。另外，如本领域所公知的，在EDA的执行期间，EDA可以分析布局的功能部件。可以通过CPU120借由总线130从存储器122、大容量存储器件124等或者远程地通过网络接口 140访问程序代码。
[0043]图2示出在实施例中由EDA使用的以自动地从用户提供的行为/功能设计201产生物理布局的一个可能的流程。行为/功能设计201基于对整体设计的输入端施加的各种信号或刺激规定电路的期望行为或功能，并且可以以合适的语言写入，诸如硬件描述语言(HDL)。行为/功能设计201可以通过I/O接口 128上传至处理单元110内(参见图1)，诸如通过在EDA执行时产生文件的用户。可选地，行为/功能设计201可以在存储器122或大容量存储器件124上上传和/或保存，或者行为/功能设计201可以通过网络接口 140从远程用户上传(参见图1)。在这些例子中，CPU 120将在EDA的执行期间访问行为/功能设计201。
[0044]另外，用户也提供一组设计约束203以便约束行为/功能设计201的物理布局的整体设计。设计约束203可以通过例如I/O接口 128输入，通过网络接口 140等下载。一旦物理形成至集成电路内，设计约束203可以规定行为/功能设计201的计时和其他合适的约束。
[0045]EDA采用行为/功能设计201和设计约束203并且实施综合205以产生功能上相当的逻辑门级电路描述，诸如网表。综合205通过使行为/功能设计201期望的行为和/或功能与单元库206的标准单元匹配形成功能上相当的逻辑门级电路描述，其满足设计约束 203。
[0046]单元库206可以包括一个或多个单独的单元库。每个单独的单元库包含预设计的部件(称为单元)的列表，其每个均小规模地实施离散逻辑功能。单元作为包括内部电路元件、至这些电路元件的各种连接、预设计的物理布局图案(其包括与单元的设计电源轨一起的每个单元的高度)、掺杂注入、阱等的信息存储在单独的单元库中。另外，存储的单元也可以包括单元的形状、用于外部连接的终端位置、延迟特性、功率消耗等。
[0047]—旦综合205通过使用一个或多个单元库206从行为/功能设计201和设计约束203产生功能上相当的逻辑门级电路描述，实施布置和布线213从而为整体结构产生实际的物理设计。布置和布线213通过从单元库206获取选择的单元并且将其放置至单元行(诸如第一单元行401和第二单元行403，图2中未示出但是以下参照图4A示出和描述了这两者)内来形成物理设计。可以通过成本功能引导单元行内每个单独的单元的布置以及与其他单元行相关的每个单元行的布置以便使产生的集成电路的引线长度和面积需求最小化。该布置可以由布置和布线213自动地完成或者可以可选地通过手动工艺部分地实施，用户可以通过手动工艺手动地将一个或多个单元插入行。
[0048]在单独的单元在例如第一单元行401和第二单元行403内的初始布置之后，实施后布局处理215。在实施例中，后布局处理215是在将单独的单元放置至第一单元行401和第二单元行403内之后发生的处理并且是分析沿着单独的单元之间的邻接(例如，第一单元301和第二单元405之间的邻接，在图2中未示出但以下分别在图3和图4A中示出和讨论)分析通孔的处理，并且沿着邻接改变这些通孔以便克服与光刻工艺的物理限制相关的约束，并且这有助于产生更高密度的单元。以下参照图5A至图13G进一步描述后