流二极管的结深同向波动变化时，PNP三极管放大倍数β与恒流二极管的恒定电流Id相反变化方向，整个器件总输出电流比较稳定，均匀性较好。
【附图说明】
[0050]图1是传统的恒流二极管结构的剖面结构示意图；
[0051]图2是本发明一实施例的恒流二极管结构的剖面结构示意图；
[0052]图3是本发明一实施例的恒流二极管结构的等效电路示意图；
[0053]图4a?4e是本发明一实施例的恒流二极管结构形成过程中的剖面结构示意图；
[0054]图5是本发明一实施例的恒流二极管结构的俯视结构示意图；
[0055]图6是本发明另一实施例的恒流二极管结构的俯视结构示意图。
【具体实施方式】
[0056]以下结合附图和具体实施例对本发明提出的恒流二极管结构作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0057]如图2所示，本申请提供一种恒流二极管结构，包括:P型衬底100;形成于所述P型衬底100正面上的N型外延层110 ;形成于所述N型外延层110中的P型栅极区121、N型源区122、N型漏区123、P型发射区124以及P型隔离125;形成于所述P型栅极区121、N型源区122以及P型发射区124上的正面电极130。
[0058]其中，所述P型栅极区121、N型源区122、N型漏区123、P型发射区124以及P型隔离125的掺杂浓度大于所述N型外延层110的掺杂浓度，所述P型栅极区121、N型源区122通过所述正面电极130相连，所述P型隔离125穿透所述N型外延层110与所述P型衬底100相连。
[0059]所述恒流二极管结构的等效电路结构如图3所示，结合图2所示，所述P型衬底100、N型外延层110和P型发射区124组成PNP三极管，其中，P型衬底100作为纵向PNP三极管的集电极，N型外延层110作为PNP三极管的基极，P型发射区124作为PNP三极管的发射极。所述N型源区122、P型栅极区121、N型外延层110、N型漏区123组成恒流二极管。PNP三极管的基极电流经过P型发射区124后，依次流经N型漏区123、N型外延层110、P型栅极区121、N型源区122，最后经由P型隔离125从P型衬底100的背面流出，PNP三极管的基极电流大小由恒流二极管的恒定电流Id决定;PNP三极管的集电极电流经过P型发射区124后，流经N型外延层110从P型衬底100的背面流出，该集电极电流大小等于基极电流的β倍，即恒流二极管的恒定电流Id的β倍。
[0060]本发明通过增设P型发射区124，由此形成了PNP三极管，恒流二极管的恒定电流Id经过PNP三极管电流放大β倍后输出，整个器件结构最终输出的总电流I等于恒流二极管的恒定电流Id的(l+β)倍，单位面积电流大幅提高，成本较低。另外，PNP三极管放大倍数β具有正温度系数，而恒流二极管恒定电流Id是负温度系数，如此，本发明的器件结构的温度稳定性比较好。此外，PNP三极管与恒流二极管的结深同向波动变化时，PNP三极管放大倍数β与恒流二极管的恒定电流Id相反变化方向，整个器件总电流I比较稳定(N型外延层110的宽度越小、电阻率越高，恒流二极管的电流越小，而PNP三极管放大倍数β则越大，如此可以抵消一部分波动)，其均匀性较好。尤其是PNP三极管的P型发射区124与JFET结构的P型栅极区121采用相同工艺、同时扩散形成，更有利于提高整个器件最终输出的总电流I的稳定性。
[0061]优选方案中，所述P型栅极区121、Ρ型发射区124、Ρ型隔离125均为P型重掺杂(P+)，所述N型源区122、Ν型漏区123均为N型重掺杂(N+)，所述P型衬底亦为P型重掺杂(P+)。
[0062]进一步的，所述恒流二极管结构还包括形成于P型衬底100背面上的背面电极150，所述背面电极150例如是由金、银、铝等材质形成。
[0063]图5是本发明一实施例的恒流二极管结构的俯视结构示意图。为了更清楚的PNP三极管和恒流二极管的结构，图5中并未表示出正面电极130。本实施例中，如图5所示，P型发射区124为条形结构，N型漏区123为环形结构，且N型漏区123包围P型发射区124;Ρ型栅极区121和N型源区122均为条形结构，且两个P型栅极区121分列于N型漏区123的两侧，两个N型源区122分列于两个P型栅极区121的两侧;P型隔离125为环形结构，且其包围所述两个N型源区122。应当理解是，以上排布方式仅是举例并不用以限定本发明的恒流二极管结构，例如，如图6所示，在本发明另一实施例中，所述P型发射区124也可以是“工”字形结构，以增加PNP三极管的发射区周长，提高PNP三极管电流能力，相应的，所述N型漏区123为内凹的环形结构，以保证N型漏区123与P型发射区124的间距。同时，所述P型发射区124的数量可以是一个也可以是多个，若一个芯片包含多个P型发射区可相应的增加电流能力。总之，本发明并不限定P型发射区124的数量和形状。
[0064]下面结合图4a至图4e详细介绍本发明的恒流二极管结构的形成过程。
[0065]如图4a所示，首先，提供一P型衬底100。所述P型衬底100的材质可以是硅、锗或者锗硅化合物、有机化合物半导体材料中的一种。所述P型衬底100可以选用5英寸、6英寸、8英寸及更大尺寸硅片。所述P型衬底100的电阻率优选是小于0.02Ω.cm。
[0066]如图4b所示，接着，在所述P型衬底100正面上形成N型外延层110。可通过外延生长工艺在所述P型衬底100上形成N型外延层110。所述N型外延层110的厚度例如是2μπι?6μπι。
[0067]如图4c所示，接着，在所述N型外延层110中形成P型隔离125，所述P型隔离125穿透所述N型外延层110与所述P型衬底100相连。
[0068]作为一个非限制性的例子，形成所述P型隔离125的具体步骤包括:首先，在N型外延层110上形成氧化硅层，在氧化硅层上旋涂光刻胶层;对该光刻胶层进行曝光显影，在光刻胶层上形成P型隔离窗口图案;再以光刻胶层为掩膜，将P型隔离窗口图案转移到氧化硅层上，使N型外延层110暴露在该P型隔离窗口下；然后对该暴露的N型外延层110部分进行P型离子注入，注入能量例如是50?70Kev，优选是60Kev，注入剂量例如是1E14?lE16cm—2，注入的P型离子例如为硼离子;注入完成后，去除光刻胶层和氧化硅层;最后，在氮气(N2)氛围下进行退火工艺，退火温度例如是1150°C?1250°C，退火时间例如是30?240分钟，形成所述P型隔离125。上述的光刻胶层、氧化硅层的成膜工艺以及热退火处理都是业界普遍采用的工艺，此处就不做赘述。
[0069]如图4d所示，接着，同时在所述N型外延层110中形成P型栅极区121和P型发射区124。所述P型栅极区121和P型发射区124的深度小于N型外延层110的厚度。
[0070]作为一个非限制性的例子，形成所述P型隔离125和P型栅极区121的具体步骤包括:首先，在N型外延层110上形成氧化硅层，在氧化硅层上旋涂光刻胶层;对该光刻胶层进行曝光显影，在光刻胶层上形成P型发射区窗口图案;再以光刻胶层为掩膜，将P型发射区窗口图案转移到氧化硅层上，使N型外延层110暴露在该P型发射区窗口下；然后对该暴露的N型外延层110部分进行P型离子注入，注入能量例如是50?70Kev，优选是60Kev，注入剂量例如是1E14?5E15cm—2，注入的P型离子例如为硼离子;注入完成后，去除光刻胶层和氧化硅层;接着，再次在N型外延层110上形成氧化硅层，并在氧化硅层上旋涂光刻胶层;然后对该光刻胶层进行曝光显影，在光刻胶层上形成P型栅极区窗口图案;再以光刻胶层为掩膜，将P型栅极区窗口图案转移到氧化硅层上，使N型外延层110暴露在该P型栅极区窗口下;对该暴露的N型外延层110部分进行P型离子注入，注入能量例如是50?70Kev，优选是60Kev，注入剂量例如是1E13?5E14cm—2，注入的P型离子例如为硼离子;注入完成后，去除光刻胶层和氧化硅层；最后，在氮气(N2)氛围下进行退火工艺，退火温度例如是1000°C?1100°C，退火时间例如是30?180分钟，同时形成所述P型栅极区121和P型发射区124。可以理解的是，上述P型隔离125和P型栅极区121的可以采用相同的离子注入工艺条件且同时退火形成，亦可是采