一种高压功率器件终端的制作方法
【技术领域】
[0001 ]本发明涉及一种高压功率器件终端的制作方法。
【背景技术】
[0002] 现代功率器件的基本要求是能够耐高压且大电流工作。其中，硅基功率M0SFET通 常是通过并联大量的M0S单元形成宽长比大的M0S功率器件，以保证实现大电流工作。但是， 对于高压工作的M0SFET来说，位于器件中间的各并联M0S单元间的表面电压大致相同，而位 于边界（即终端）的M0S单元与衬底表面的电压却相差很大，往往引起表面电场过于集中造 成了器件的边缘击穿。因此，为了保证硅基功率M0SFET能够在高压下正常工作，通常需要在 器件边界处采取措施即结终端保护技术，来减小表面电场强度，提高M0S功率器件PN结击穿 电压。
[0003]目前结终端保护技术主要有场扳（Field Plate，简称FP)、场限环（Field Limiting Ring,简称FLR)、结终端扩展(Junction Termination Extention,简称JTE)和横 向变掺杂(Variation of Lateral Doping,简称VLD)等。其中，FP和FLR组合使用是一种改 善表面击穿特性常用的有效方法。FP可以有效地抑制表面电荷引起的低击穿，FLR则可以减 缓平面结曲率效应造成的PN结击穿，并且它们结构简单，工艺兼容性好，FP和FLR的结合使 用显然可以提高功率M0SFET的整体耐压性能。
[0004]利用结终端扩展和横向变掺杂可以用较小的终端面积(相对于场限环而言）获得 较高的平面结击穿电压。但也有明显的缺点，无论是结终端扩展还是横向变掺杂，从实际结 构看它们都增加了 PN结面积，所以反向漏电流和结电容都会增大，与场限环技术一样，对于 界面电荷也是非常敏感的。因此这两种结终端技术中表面钝化及面电荷防止技术都非常关 键，否则会引起击穿电压的下降，难以得到好的重复性，不利于大规模生产。
【发明内容】
[0005] 本发明为解决上述问题，提供了一种高压功率器件终端的制作方法。
[0006] 为实现上述目的，本发明采用的技术方案为：
[0007] -种高压功率器件终端的制作方法，包括以下步骤：
[0008] S01:提供一衬底；
[0009] S02:在所述衬底上生长第一绝缘区（4);
[0010] S03:利用湿法刻蚀，留下所述第一绝缘区（4)的右侧部分；
[0011] S04:在所述衬底和第一绝缘区（4)上生长第二绝缘区（5);
[0012] S05:在所述第二绝缘区（5)上注入B，并扩散形成P-漂移区（2);
[0013] S06:利用光刻刻蚀，留下所述第二绝缘区（5)的中部和右侧部分；
[0014] S07:在所述第二绝缘区（5)上注入B+，形成p+基区（3);
[0015] S08:进行金属连线的制作，形成源电极(6)。
[0016] 优选的，所述第一绝缘区(4)和第二绝缘区（5)均为二氧化硅绝缘区。
[0017] 优选的，所述第一绝缘区（4)厚度为lum〇
[0018] 优选的，所述第二绝缘区（5)厚度为,)〇〇〇Λ。
[0019] 优选的，所述步骤S05中，注入Β剂量为lel3,能量为160kev。
[0020] 优选的，所述步骤S07中，注入B+剂量为3el3,能量为60kev。
[0021] 优选的，所述步骤S08中，先在表面淀积一层4um厚的AL，然后用光刻和腐蚀的工艺 腐蚀出AL的连线形貌，形成源电极(6)。
[0022]本发明的有益效果是：
[0023] 本发明有利于减小终端注入对硅衬底造成的缺陷，从而提高了器件的可靠性。
【附图说明】
[0024] 此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发 明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
[0025] 图1为本发明制作流程图；
[0026] 图2为本发明结构不意图；
[0027] 图示说明：η-漂移区-l;p-漂移区-2;p+基区-3;第一绝缘区-4;第二绝缘区-5;源 电极-6。
【具体实施方式】
[0028] 为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚、明白，以下结 合附图和实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用 以解释本发明，并不用于限定本发明。
[0029] 如图1和图2所示，本发明提供一种高压功率器件终端的制作方法，包括以下步骤：
[0030] S01:提供一衬底，即η-漂移区（1);
[0031] S02:在所述衬底上生长第一绝缘区（4);
[0032] S03:利用湿法刻蚀，留下所述第一绝缘区（4)的右侧部分；
[0033] S04:在所述衬底和第一绝缘区（4)上生长第二绝缘区（5);
[0034] S05:在所述第二绝缘区（5)上注入Β，并扩散形成ρ-漂移区（2);
[0035] S06:利用光刻刻蚀，留下所述第二绝缘区（5)的中部和右侧部分；
[0036] S07:在所述第二绝缘区（5)和ρ-漂移区（2)上带胶（光刻胶)注入Β+，形成ρ+基区 (3)；
[0037] S08:进行金属连线的制作，形成源电极(6)。
[0038] 优选的，所述第一绝缘区（4)和第二绝缘区（5)均为二氧化硅绝缘区，所述第一绝 缘区（4)厚度为lum，所述第二绝缘区（5)厚度为3000Λ。
[0039] 为了实现本发明的目的，所述步骤S05中，注入B剂量为1 e 13，能量为160kev，所述 步骤S07中，注入B+剂量为3el3，能量为60kev，所述步骤S08中，先在芯片表面淀积一层4um 厚的AL，然后用光刻和腐蚀的工艺腐蚀出AL的连线形貌，形成源电极(6)。
[0040]本发明中，第一绝缘区和第二绝缘区氧化层的厚度比较关键，做到能使前面的注 入能注进去，后面厚氧的地方注不进去。
[0041]上述说明示出并描述了本发明的优选实施例，如前所述，应当理解本发明并非局 限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和 环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改 动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附 权利要求的保护范围内。
【主权项】
1. 一种高压功率器件终端的制作方法，其特征在于，包括W下步骤： SOI:提供一衬底； S02:在所述衬底上生长第一绝缘区（4); S03:利用湿法刻蚀，留下所述第一绝缘区（4)的右侧部分； S04:在所述衬底和第一绝缘区(4)上生长第二绝缘区巧）； S05:在所述第二绝缘区巧)上注入B，并扩散形成P-漂移区（2); S06:利用光刻刻蚀，留下所述第二绝缘区巧)的中部和右侧部分； S07:在所述第二绝缘区巧)上注入化，形成P+基区（3); S08:进行金属连线的制作，形成源电极(6)。2. 根据权利要求1所述的一种高压功率器件终端的制作方法，其特征在于:所述第一绝 缘区（4)和第二绝缘区（5)均为二氧化娃绝缘区。3. 根据权利要求1所述的一种高压功率器件终端的制作方法，其特征在于:所述第一绝 缘区(4)厚度为1皿。4. 根据权利要求1所述的一种高压功率器件终端的制作方法，其特征在于:所述第二绝 缘区(5)厚度为孤ooL:5. 根据权利要求1所述的一种高压功率器件终端的制作方法，其特征在于：所述步骤 S05中，注入B剂量为1613，能量为1601?5乂。6. 根据权利要求1所述的一种高压功率器件终端的制作方法，其特征在于：所述步骤 S07中，注入化剂量为3e 13，能量为60kev。7. 根据权利要求1所述的一种高压功率器件终端的制作方法，其特征在于：所述步骤 S08中，先在表面淀积一层4um厚的AL，然后用光刻和腐蚀的工艺腐蚀出AL的连线形貌，形成 源电极(6)。
【专利摘要】本发明公开一种高压功率器件终端的制作方法，包括以下步骤：S01：提供一衬底；S02：在所述衬底上生长第一绝缘区；S03：利用湿法刻蚀，留下所述第一绝缘区的右侧部分；S04：在所述衬底和第一绝缘区上生长第二绝缘区；S05：在所述第二绝缘区上注入B,并扩散形成p-漂移区；S06：利用光刻刻蚀，留下所述第二绝缘区的中部和右侧部分；S07：在所述第二绝缘区上注入B+，形成p+基区；S08：进行金属连线的制作，形成源电极。本发明有利于减小终端注入对硅衬底造成的缺陷，从而提高了器件的可靠性。
【IPC分类】H01L21/336
【公开号】CN105551961
【申请号】CN201510873937
【发明人】陈利, 徐承福, 高耿辉, 姜帆
【申请人】厦门元顺微电子技术有限公司, 大连连顺电子有限公司, 友顺科技股份有限公司
【公开日】2016年5月4日
【申请日】2015年12月3日