一种用于esd保护的低触发电压scr器件的制作方法
【技术领域】
[0001 ] 本发明属于集成电路的静电放电(ESD:Electro-Static discharge)保护领域，涉及一种ESD保护结构器件，具体涉及一种新型的用于ESD保护的低触发电压的硅控整流器(SCR:Semiconductor Control Rectifier)器件结构。
【背景技术】
[0002]静电放电是集成电路可靠性的重要分支之一，集成电路在制造、运输与使用过程中都有可能因ESD而损坏。据统计，每年半导体工业由于ESD造成的经济损失达数十亿美元，研究集成电路的ESD保护具有十分重要的意义。
[0003]在集成电路中，二极管，MOSFET，SCR等都可以用来充当ESD保护器件，其中SCR是最具有效率的ESD保护器件之一;SCR由于其维持电压很低，所以能够承受很高的ESD电流；因此，SCR天然具有高的ESD鲁棒性。相较其它ESD保护器件，SCR器件的单位面积ESD保护能力最强。
[0004]要实现一个特定半导体工艺下的ESD保护器件的保护功能，ESD保护器件除了要实现较强的电流泄放能力以外，还需要保护器件将电压箝位在安全的范围之内。一般来讲，这个电压箝位的安全范围应该小于集成电路中常规MOSFET器件的栅氧化层击穿电压BVcix;这就要求ESD保护器件的开启电压Vtl必须要小于BVcix;而且，随着集成电路工艺的进步，MOSFET管的特征尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，低触发电压的SCR器件来泄放静电电荷以保护栅极氧化层显得十分重要。
[0005]在CMOS工艺中，通常采用LVTSCR(low voltage triggering SCR)器件结构来降低SCR器件的开启电压Vtl，该器件结构和等效电路图如图1所示，该器件结构包括:
[0006]P型硅衬底110;
[0007]所述衬底110上形成阱区，所述阱区包括一个η型的阱区120和一个P型的阱区130，且所述阱区120邻接所述阱区130;
[0008]所述η型阱区120内设有第一 η型的重掺杂区121和第一 P型的掺杂区122，且所述区域121和区域122与阳极相连；
[0009]所述P型阱区130内设有第二 η型的重掺杂区131和第二 P型的重掺杂区132，且区域131和区域132与阴极相连；
[0010]所述η型阱区120和P型阱区130之间跨接第三η型的重掺杂区123;
[0011]所述第三η型重掺杂区123和第二η型重掺杂区131之间的硅表面上有一个栅氧化层区140，且该栅氧化层区140上的多晶硅层与阴极相连。
[0012]该SCR器件是由一个寄生的PNP晶体管、一个寄生的NPN晶体管和一个寄生N沟道MOSFET器件构成;其中，P型重掺杂区122、η型阱区120、ρ型阱区130和P型重掺杂区132构成一个PNP晶体管;η型重掺杂区131、ρ型阱区130、η型阱区120和η型重掺杂区121形成一个NPN晶体管;η型重掺杂区123、η型重掺杂区131和栅氧化层140构成了一个N沟道M0SFET;RNW为η型阱区120电阻;Rpw为P型阱区130电阻。当ESD事件来临时，寄生N沟道MOSFET管的漏源p-η结反偏；当ESD电压大到使该p-n结发生雪崩击穿，N沟道MOSFET器件的漏区附近产生大量的电子空穴对，电子通过η型重掺杂区123进入η型阱区120形成电流，并在Rw上产生压降，使P型重掺杂区122和η型阱区120形成的p-n结正偏，即寄生PNP管的发射结正偏；同时，空穴流流过P型阱区130电阻Rpw，使η型重掺杂区131和ρ型阱区130形成的p-n结正偏，即NPN管中的发射结正偏，使NPN管开启；之后，PNP管的集电极电流为NPN管提供基极电流，且NPN管的集电极电流为PNP管提供基极电流，在寄生PNP管与NPN管之间形成正反馈，SCR导通。因此，LVTSCR器件的触发电压由N沟道MOSFET器件的漏源击穿电压决定。
[0013]虽然，现有LVTSCR(low voltage triggering SCR)器件结构能够降低SCR器件的触发电压，但随着工艺要求的不断提高，对SCR器件的触发电压提出了进一步降低的要求。
【发明内容】
[0014]本发明的目的在于提供一种新型的用于ESD保护的低触发电压SCR器件，用于进一步降低LVTSCR器件的触发电压。本发明采用的技术方案为:
[0015]一种用于ESD保护的低触发电压SCR器件，包括第一种导电类型硅衬底、硅衬底上形成的相邻接的第二种导电类型阱区和第一种导电类型阱区，所述第二种导电类型阱区内设有与阳极相连的一个第二种导电类型重掺杂区和一个第一种导电类型重掺杂区，所述第一种导电类型阱区内设有与阴极相连的一个第二种导电类型重掺杂区和一个第一种导电类型重掺杂区，所述第二种导电类型阱区和第一种导电类型阱区之间跨接一个第二种导电类型重掺杂区，所述跨接的第二种导电类型重掺杂区和第一种导电类型阱区内第二种导电类型重掺杂区之间的硅表面上设有一个栅氧化层区；其特征在于，所述第二种导电类型阱区硅表面上无器件结构区域还设有另一栅氧化层区，两个栅氧化层区上的多晶硅层相连。
[0016]进一步的，所述第二种导电类型阱区硅表面上的栅氧化层区设置于第一种导电类型重掺杂区与所述跨接的第二种导电类型重掺杂区之间、或者第二种导电类型重掺杂区任意一侧。
[0017]所述两个栅氧化层区上的多晶硅层通过金属层连接。
[0018]所述第二种导电类型阱区、第一种导电类型阱区、第二种导电类型阱区内的第二种导电类型重掺杂区和第一种导电类型重掺杂区、第一种导电类型阱区内的第二种导电类型重掺杂区和第一种导电类型重掺杂区、跨接的第二种导电类型重掺杂区、以及两个栅氧化层区均呈条状排布，且所述两个栅氧化层区中至少一个采用比例分割排布；用以调节RC通路中电容C与寄生N沟道MOSFET管的栅源电容，从而实现调制SCR器件触发电压的目的。
[0019]本发明提供一种新型用于ESD保护的低触发电压SCR器件，通过内部结构的设计，在器件内部引入一个RC(Resistance-Capacity)通路，在ESD事件到来时，该RC通路会为触发用的N沟道MOSFET器件提供栅源电压，使其导通;在N沟道MOSFET导通后，流过该器件的电流会作为触发电流触发SCR器件开启；从而进一步降低SCR器件触发电压。因此，通过设计内部的RC通路参数，能够降低SCR器件的触发电压，且该触发电压可调制。
【附图说明】
[0020]图1现有LVTSCR器件结构示意图及等效电路图。
[0021]图2实施例1用于ESD保护的低触发电压SCR器件结构示意图及等效电路图。
[0022]图3实施例2用于ESD保护的低触发电压SCR器件结构示意图及等效电路图。
[0023]图4实施例2中实现低触发电压SCR器件的版图示意图。
【具体实施方式】
[0024]下面结合附图和【具体实施方式】对本发明进行详细说明。
[0025]实施例1
[0026]本实施例提供一种新型低触发电压SCR器件，该SCR器件结构及等效电路如图2所示，其结构包括:
[0027]ρ型硅衬底110;
[0028]所述ρ型硅衬底110上形成阱区，所述阱区包括一个η型阱区120和一个ρ型阱区130，且所述阱区120邻接所述阱区130;
[0029]所述η型阱区120内设有η型重掺杂区121和ρ型掺杂区122，且所述η型重掺杂区121和P型重掺杂区122与阳极相连；
[0030]所述ρ型阱区130内设有η型重掺杂区131和ρ型重掺杂区132，且所述η型重掺杂区131和ρ型重掺杂区132与阴极相连；
[0031]所述η型阱区120和ρ型阱区130之间跨接η型重掺杂区123;
[0032]所述η型重掺杂区123和η型重掺杂区131之间的硅表面上有一个栅氧化层区140，且该栅氧化层区140表面有多晶硅层覆盖；
[0033]所述η型阱区120硅表面上位于η型重掺杂区121远离η型阱区和ρ型阱区邻接处的一侧设有另一栅氧化层区141，其表面有多晶硅层覆盖、且通过金属层与栅氧化层区140上的多晶硅层相连。
[0034]该SCR器件是由一个寄生的PNP晶体管、一个寄生的NPN晶体管和一个寄生N沟道MOSFET器件构成。其中，ρ型重掺杂区122、η型阱区120、ρ型阱区130和ρ型重掺杂区132构成一个PNP晶体管;η型重掺杂区131、ρ型阱区130、η型阱区120和η型重掺杂区121形成一个NPN晶体管;η型重掺杂区123、η型重掺杂区131和栅氧化层140构成了一个N沟道M0SFET;RNW为在η型阱区120的从η型重掺杂区121开始到与η阱120与ρ阱130邻接处的区域之间的