一种基于soi工艺的电池管理芯片电路的制作方法
【技术领域】
[0001] 本发明涉及一种电池管理芯片电路，特别是涉及一种基于SOI工艺的电池管理芯 片电路。
【背景技术】
[0002] 电动车未来将以锂电池为主要动力驱动来源，BMS(Battery Management System) 电池管理系统是用来保障锂电池正常工作的关键部分，主要包括电池电压转换与量测电 路、电池平衡驱动电路、开关驱动电路、电流量测、通讯电路，以及相应的后端数据处理模 块。常见的BMS原理框图如图1所示。
[0003] 由于BMS-般会涉及到高电压(0-60V)领域，该芯片的设计以及制造对半导体工艺 有着相当高的要求。当前，市场上的BMS芯片的设计以及制造多采用高压BCD工艺，B⑶工艺 的各个集成电路器件单元采用硅衬底制备，器件单元间采用PN结隔离高压，图2所示为BCD 工艺中一高压器件剖面图。
[0004]该高压器件在高压集成电路设计中对器件各个端口电压要求非常严格，一般而 言，包括：DPSUB端需要接GND电压；2)LDWELL端需要接高压（但是电压不能高出LDWELL与 PSUB间的最大隔离电压值）；3) BULK端电压不能高于LDWELL，但也不能低于该PN结的反向隔 离电压最大值;4) SOURCE端、DRAIN端、GATE端可视为悬浮于高压阱内的普通MOS器件。
[0005] 根据上述介绍可知，B⑶工艺中该类器件为6端器件。在电路设计中对各个端口电 压要求极其严格，尤其是LDWELL与BULK两个端口为普通工艺所不常用，在芯片设计中需要 认真考虑电压值，一旦考虑不周，抑或是仿真文件存在缺陷，仿真软件不会报错，芯片流片 之后，就会存在高压漏电甚至击穿问题。这对于集成电路流片的高成本而言是难以接受的。
[0006] 基于以上所述，提供一种隔离性能好、器件端口较少的BMS设计与制造工艺实属必 要。
【发明内容】
[0007] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于SOI工艺的电池 管理芯片电路，用于解决现有技术中电池管理芯片电路隔离性能较差，端口较多，结构复杂 的问题。
[0008] 为实现上述目的及其他相关目的，本发明提供一种基于SOI工艺的电池管理芯片 电路，所述电池管理芯片电路基于SOI高压工艺集成。
[0009] 作为本发明的基于SOI工艺的电池管理芯片电路的一种优选方案，所述电池管理 芯片电路采用的高压MOS管为基于SOI工艺的高压MOS器件单元。
[0010] 作为本发明的基于SOI工艺的电池管理芯片电路的一种优选方案，所述基于SOI工 艺的MOS器件单元包括：SOI衬底，包括硅衬底、绝缘层以及顶层硅；所述顶层硅中形成有 NMOS器件或/及PMOS器件;所述NMOS器件形成于所述顶层硅的P阱区域，包括N+型源区、N+型 漏区、栅极结构、P+型体区，所述P+型体区与N+型源区之间采用浅沟道结构隔离;所述PMOS 器件形成于所述顶层硅的N阱区域，包括P+型源区、P+型漏区、栅极结构、N+型体区，所述N+ 型体区与P+型源区之间采用浅沟道结构隔离。
[0011] 进一步地，所述基于SOI工艺的MOS器件单元包括匪OS器件及PMOS器件，且所述 NMOS器件及PMOS器件之间采用浅沟道结构隔离。
[0012] 作为本发明的基于SO I工艺的电池管理芯片电路的一种优选方案，所述匪OS器件 包括分别对应于N+型源区、N+型漏区、栅极结构、P+型体区的4个引出端。
[0013] 作为本发明的基于SOI工艺的电池管理芯片电路的一种优选方案，所述PMOS器件 包括分别对应于P+型源区、P+型漏区、栅极结构、N+型体区的4个引出端。
[0014] 作为本发明的基于SOI工艺的电池管理芯片电路的一种优选方案，所述基于SOI工 艺的MOS器件单元之间采用深沟槽结构隔离，所述深沟槽结构包括至少贯穿所述顶层硅的 深沟槽以及填充于所述深沟槽内的绝缘材料。
[0015] 作为本发明的基于SOI工艺的电池管理芯片电路的一种优选方案，所述电池管理 芯片电路的工作电压为〇~60V。
[0016] 作为本发明的基于SOI工艺的电池管理芯片电路的一种优选方案，所述电池管理 芯片电路包括模拟调制器输入的接口电路，所述接口电路包括:基于SO I工艺集成的第一 MOS管、第二MOS管、第三MOS管、第四MOS管、第一二极管、第二二极管、第一电容以及第二电 容，其中，所述第一MOS管、第二MOS管、第三MOS管、第四MOS管的源端与第一二极管、第二二 极管的正极相连，并与输入电压相连，所述第一 MOS管的栅极、第四MOS管的栅极以及第三 MOS管的漏极与第一二极管的负极以及第一电容的负极相连，所述第二MOS管、第三MOS管的 栅极以及第四MOS管的漏极与第二二极管的负极以及第二电容的负极相连，所述第一电容 及第二电容的正极分别连接非交叠互补时钟信号;所述第一 MOS管及第二MOS管的漏极分别 作为电路的输出端。
[0017] 如上所述，本发明的基于SOI工艺的电池管理芯片电路，具有以下有益效果：
[0018] 1)B⑶工艺对称型高压MOS为六端器件，相应的SOI高压器件为4端器件，减小了芯 片设计的难度以及风险，降低了版图设计的布线难度。
[0019] 2)S0I工艺中深沟槽(TRENCH)结构用于隔离版图上的各个单元，TRENCH为绝缘层 耐压能力强，相对于BCD工艺中PN结隔离要占用更小的芯片面积。
[0020] 3) SO I中TRENCH隔离不存在B⑶工艺中PN结隔离的漏电流，减小芯片的功耗。
[0021 ] 4)此外，SOI本身还固有的一些优势包括:耐高温、抗闩锁，提高芯片的可靠性及稳 定性;SOI器件能有效减少器件之间的串扰，具有一定的抗辐照性能，可以应用于更高频领 域，使芯片具有更广的应用领域。
【附图说明】
[0022]图1显示为电池管理芯片电路的结构框图。
[0023]图2显示为现有技术中基于B⑶工艺制备的高压器件的结构示意图。
[0024]图3显示为本发明的基于SOI工艺的MOS器件单元的结构示意图。
[0025]图4显示为本发明的模拟调制器输入的接口电路的电路结构示意图。
[0026]图5显示为本发明的模拟调制器输入的接口电路的仿真结果示意图。
[0027] 元件标号说明
[0028] 101 硅衬底
[0029] 1〇2 绝缘层
[0030] 103 P 阱区域
[0031] 104 N+型源区
[0032] 1〇5 N+型漏区
[0033] 1〇6 栅极结构
[0034] 107 P+型体区
[0035] 108 浅沟道结构
[0036] 1〇9 N 阱区域
[0037] HO P+型源区
[0038] Hl P+型漏区
[0039] 112 栅极结构
[0040] 113 N+型体区
【具体实施方式】
[0041] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书 所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实 施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离 本发明的精神下进行各种修饰或改变。
[0042] 请参阅图1及图3~图5。需要说明的是，本实施例中所提供的图示仅以示意方式说 明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件 数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且 其组件布局型态也可能更为复杂。
[0043]如图1及图3~图5所示，本实施例提供一种基于SOI工艺的电池管理芯片电路，如 图1所示，本实施例的电池管理芯片电路包括:高压多路选通器MUX、电压基准电路、Sigma-delta ADC(包括模拟调制器以及数字滤波器 ）、SPI 通讯电路、 以及功能控制电路与电压值 寄存器。在本实施例中，所述电池管理芯片电路基于SOI高压工艺集成。
[0044]作为示例，所述电池管理芯片电路采用的高压MOS管为基于SOI工艺的高压MOS器 件单元。
[0045] 如图3所示，作为示例，所述基于SOI工艺的MOS器件单元包括:S0I衬底，包括硅衬 底101、绝缘层102以及顶层硅;所述顶层硅中形成有匪OS器件或/及PMOS器件;所述匪OS器 件形成于所述顶层硅的P阱区域103,包括N+型源区104、N+型漏区105、栅极结构106、P+型体 区107，所述P+型体区107与N+型源区104之间采用浅沟道结构108隔离;所述PMOS器件形成 于所述顶层硅的N阱区域109,包括P+型源区110、P+型漏区111、栅极结构112、N+型体区113， 所述N+型体区113与P+型源区1