不具有驰豫衬底的nmos和pmos应变器件的制作方法
【专利说明】不具有驰豫衬底的NMOS和PMOS应变器件
【背景技术】
[0001] 典型的金属氧化物半导体场效应晶体管(M0SFET)可以包括半导体(例如，硅）、用 于接触源极区和漏极区的电极以及用于接触或耦合栅极的电极。FinFET为围绕从板形衬底 向上延伸的半导体材料的薄带(通常被称作鳍）构建的M0SFET。鳍的一端为源极区，而鳍的 相反一端为漏极区。鳍的中间区域形成由栅极电介质和栅极电极覆盖的沟道区。器件的导 电沟道存在于鳍的在栅极电介质下方的外侧上。具体而言，电流沿着鳍的两个侧壁(与衬底 表面垂直的侧)并且在鳍的两个侧壁内流动，并且沿着鳍的顶部（与衬底表面平行的侧)流 动。因为这样的构造的导电沟道基本上沿着鳍的三个不同的外平面区存在，所以这样的 FinFET有时被称作三栅极FinFET。其它类型的FinFET构造也可用，例如，所谓的双栅极 FinFET，其中，导电沟道首要地只沿着鳍的两个侧壁(并且不沿着鳍的顶部)存在。互补型金 属氧化物半导体(CMOS)具有双鳍，一个鳍用于p型晶体管(PM0S)，并且另一鳍用于n型晶体 管(NM0S)。双鳍被例如集成电路上的绝缘氧化层隔开。这样的基于鳍的晶体管上的载流子 迀移率仍然可以被改善。
【附图说明】
[0002] 在附图中通过示例的方式并且不是通过限制的方式图示了本文所描述的材料。为 图示的简单和清晰起见，附图中图示的元素不必按比例绘出。例如，为清晰起见，可以相对 于其它元素而夸大一些元素的维度。此外，在认为适当的地方，在附图中重复参考标记以指 示对应或类似的元素。在附图中：
[0003] 图1为双互补型金属氧化物半导体器件的上层透视图；
[0004] 图2-6为随着特定制造操作的执行的示例性晶体管的截面图；
[0005] 图7为制造 p型和n型晶体管的流程图；
[0006] 图8为使用应变层来制造晶体管的鳍的流程图；
[0007] 图9-11随着特定制造操作的执行的其它示例性晶体管的截面图；
[0008] 图12-15随着特定制造操作的执行的示例性晶体管的截面图；
[0009] 图16为使用扩散来制造晶体管的鳍的流程图；
[0010] 图17-20为示出用于孤立的和嵌套的晶体管两者的电流中和垂直方向中的模拟应 力的图形；
[0011] 图21-22为示出用于孤立的和嵌套的晶体管两者的不同晶格面的Si层中的电子迀 移率和占用率的图形；
[0012] 图23为采用在晶体管的鳍上具有包覆层的晶体管的集成电路的移动计算平台的 示意图；并且
[0013]图24为全部根据本公开内容的一些实施方式布置的计算装置的功能框图。
【具体实施方式】
[0014]现在参考附图描述了一个或多个实施方式。尽管讨论了特定构造和布置，但是应 该理解这么做只是为了说明性目的。相关领域的技术人员将意识到的是，可以在不脱离本 说明书的精神和范围的情况下采用其它构造和布置。对相关领域的技术人员将显而易见的 是，可以在除了本文所描述的内容之外的多个其它系统和应用中采用本文所描述的技术 和/或布置。
[0015] 在以下【具体实施方式】中参考形成其一部分的附图，其中，相同的标号可以自始至 终指代相同的部分以指示对应或类似的元素。将意识到的是，为了图示的简单和/或清晰， 附图中所图示的元素不必按比例被绘出。例如，为了清晰起见，可以相对于其它元素而夸大 元素中的一些元素的维度。此外，要理解的是，在不脱离所要求主题的范围的情况下，可以 利用其它实施方式，并且可以做出结构和/或逻辑的变化。应该注意的是，诸如上、下、顶、底 等的方向或参考可以用于便于附图的讨论并且不旨在限制所要求主题的应用。因此，不应 以限制性的意义来理解以下【具体实施方式】，并且由附属权利要求及其等价物来界定所要求 的主题。
[0016] 在以下描述中，阐述了许多细节，然而，对于本领域的技术人员将显而易见的是， 可以无需这些具体细节来实践本发明。在一些实例中，以框图的形式而非详细地示出了公 知的方法和器件，以免使本发明模糊不清。在整个本说明书中对"实施方式"或"在一个实施 方式中"的参考表示结合该实施方式描述的特定特征、结构、功能或特性被包括在本发明的 至少一个实施方式中。因此，在整个本说明书中各处出现的短语"在实施方式中"未必指本 发明的相同实施方式。此外，在一个或多个实施方式中，可以通过任何合适的方式来组合特 定的特征、结构、功能或特性。例如，可以在两个实施方式没有被规定为相互排斥的任何情 况下，将第一实施方式与第二实施方式组合。
[0017] 可以在本文中使用术语"耦合"和"连接"连同其派生词来描述部件之间的功能关 系。应该理解的是，这些术语并非意在彼此同义。相反，在【具体实施方式】中，可以使用"连接" 来指示两个或更多个元素彼此直接物理或电接触。可以使用"親合"表示两个或更多个元素 彼此直接或间接(在它们之间具有其它中介元素)物理或电接触，和/或两个或更多个元素 彼此合作或交互(例如，如因果关系中那样）。
[0018] 如本文中使用的术语"之上"、"之下"、"之间"、"上"等指一个材料层或部件关于其 它层或部件的相对位置。例如，设置于另一层之上或之下的一层可以直接与另一层接触，或 者可以具有一个或多个中介层。此外，设置于两层之间的一层可以直接与这两层接触，或者 可以具有一个或多个中介层。与之对照，第二层"上"的第一层与第二层直接接触。类似地， 除非明确声明，否则设置在两个特征之间的一个特征可以与邻近的特征直接接触，或者可 以具有一个或多个中介层。此外，除非声明，否则术语"之下"或"之上"或"下"或"上"和/或 涉及相对位置的类似术语旨在表示部件之间的内部相对位置，并且不必表示相对于地面向 上或向下。
[0019]下文关于不具有弛豫衬底的n型和p型金属氧化物半导体(匪0S和PM0S)器件描述 了器件、微处理器、装置、计算平台以及方法。
[0020] 许多半导体器件具有p型和n型鳍两者，这两者可以或可以不在晶片上相对地靠近 彼此放置。一个这样的示例为互补型金属氧化物半导体(CMOS)器件，其可以具有包括由绝 缘层隔开的与n型鳍邻近的p型鳍的双鳍。当尝试增大两个鳍类型的有效性时发生困难，因 为P型鳍与n型鳍具有不同的特性。例如锗(Ge)通常用于增大p型鳍上的空穴迀移率，但是可 以降低n型鳍上的电子迀移率，等等。因此，期望不同地处理p型鳍与n型鳍。
[0021] 当向鳍施加应变包覆层时，该问题可能产生。应变包覆层可以沉积在鳍上以增大 电荷载流子在鳍的外壁与栅极电介质之间的界面处的迀移率，这可以增大半导体器件可以 操作的速度，从而增强性能并且降低能量消耗。当材料假晶地生长在鳍(在本文中被称作内 核或半导体主体)上时，应变包覆层形成，并且内核和包覆层具有不同的晶格常数。内核与 包覆层之间的晶格常数的差使得内核和包覆层两者为应变的。各自的应变量和应变方向由 它们的厚度、相对刚度、它们的自由表面的位置以及所沉积的包覆层材料和下层鳍内核之 间的晶格失配度来确定。
[0022] 为了获取高的载流子迀移率，另一目标为形成（110)晶体朝向面向晶体管上的沟 道流向的鳍和包覆层。晶体管或半导体器件通常使用具有（100)表面(或换言之，被暴露并 且面向上的（100)表面，用于在该表面上直接沉积其它层）的晶片作为器件的基。在该情况 下，弛豫层的材料可以沉积在晶片上以形成鳍，并且可以具有正确的（110)朝向，这反过来 可以被假晶地生长的包覆层采用。然而，形成鳍的材料的弛豫，可能需要沉积多个缓冲层或 纵横比俘获(ART)来控制产生缺陷的弛豫。该工艺可能相对复杂、耗时并且昂贵。因此，期望 以下方式:为匪0S和PM0S器件提供不同的包覆层，并且为NM0S和PM0S层两者提供具有高迀 移率和驱动电流的应变层，而无需使用初始应变层。
[0023] 可以使用具有（110)表面和适当的应变层的晶片来解决上文提及的困难。在具有 (110)面向上的表面或顶表面的情况下，（110)晶体朝向还面向沟道流向，并且将（100)侧壁 表面放置在鳍上。尽管通常而言（110)表面不被视为对于PM0S器件有利，但是在本文中提供 的应变克服了该缺点。在这样的（110)晶片上生长的初始地应变的（或换言之，非弛豫的)鳍 内核将符合与晶片相同或相似的朝向。匪0S鳍还具有Si包覆，并且PM0S鳍可以具有不同深 度的相似包覆或不同材料的包覆层，这导致高的电子和空穴运输。PM0S还可以由内核层构 成，并且包覆只用于NM0S的情况。
[0024] 更具体而言，半导体器件可以具有通过一个示例形成在半导体衬底上的n型和p型 半导体主体或鳍两者。两种类型的半导体主体可以由诸如锗硅(SiGe)的初始地应变的半导 体材料形成。然后，可以至少在n型半导体主体之上或上，提供硅（Si)包覆层。在一个示例 中，可以由晶片或衬底的Si外延来形成半导体主体的下部。通过一个方式，可以通过在Si晶 片上毯式沉积应变的(或换言之，非弛豫的）SiGe层来形成由应变SiGe形成的半导体主体的 上部，并且然后蚀刻穿过SiGe层并且蚀刻到Si层中以形成具有下部和上部的半导体主体或 鳍。通过不同的方式，整个半导体其可以初始地由硅形成，并且然后，半导体鳍的上部可以 用SiGe扩散以将上部变形为大体上初始地应变的SiGe部分。作为该工艺的至少部分的对p 型半导体主体的覆盖允许p型半导体主体具有包括Si内区或内核以及外SiGe层或包覆的不 同上部。Si包覆层可以放置在n型半导体主体或n型和p型半导体主体两者之上。
[0025] 参考图1，本文所描述的各个实施方式克服了上文所提及的困难，并且在一个图示 示例中，集成电路可以具有包括半导体主体102和104(也称作半导体鳍、鳍部或内核）的半 导体器件100。半导体主体102和104可以形成在半导体衬底106上，例如，硅（Si)、锗硅 (SiGe)或m-V族衬底上。半导体主体102和104可以包括直接从衬底106延伸的下部108和 109。半导体主体102和104还可以包括由应变SiGe组成的上部110和112。在该示例中，半导 体主体102为p型的，并且半导体主体104为n型的。
[0026] n型半导体主体104可以具有晶格常数小于n型半导体主体104的晶格常数的Si的 包覆层116^型半导体主体104可以不具有包覆层，或者可以具有在p型半导体主体102之上 的可以由SiGe形成的包覆层104,或者可以具有SiGe的中间层以及外Si包覆层。
[0027] 可以使用诸如p型半导体鳍102和n型半导体鳍104的非平面finFET晶体管主体来 形成半导体器件100。半导体器件100可以形成在体结晶衬底上，例如，体硅衬底上，或者它 可以形成在绝缘体上半导体(SOI)衬底上。鳍可以布置为晶片上的许多不同朝向。因此，在 一个形式中，具有相同的载流子电荷的鳍可以集合在一起，或者替代地，具有不同载流子电 荷的鳍可以如互补型金属氧化物半导体器件(CMOS)以一个n型鳍邻近一个P型鳍的方式交 替或成对。在集成电路内，半导体器