一种用于增强esd管放电能力的电路结构的制作方法
【技术领域】
[0001]本实用新型属于集成电路领域，提出了一种改进的ESD电路结构。
【背景技术】
[0002]随着半导体技术不断的发展与进步，互补式金属半导体器件尺寸也由原来的亚微米正式进入深亚微米的时代，在深亚微米互补式金属半导体制程，因为栅极氧化层的低崩渍电压，器件本身能提供的静电放电耐受度将大幅降低，所以有效的静态放电防护设计已成为重要且不可或缺的一个部分。
[0003]在目前的深亚微米集成电路产品中，ESD对1C的伤害已经成为严重的可靠性问题。在过去CMOS 1C产品中，ESD保护器件大部分利用NM0S、PM0S、厚氧化层器件(F0D)、二极管、寄生的三极管(BJT)或者硅控整流器(SCR)。这些传统的ESD保护器件在1C遭受到ESD轰击时的起始瞬间是保持关闭状态，ESD过电压轰击时，器件会因为PN接面崩渍而触发ESD器件的导通，从而泄放ESD电流。
[0004]因此，现有技术存在缺陷，需要改进。
【实用新型内容】
[0005]业界公认的SCR放电能力最好，且面积最小，但设计困难且需要工艺支持，移植性不好。NMOS、PM0S由于设计简单，易于移植等优势成为主流ESD防护器件，基于NMOS、PM0S器件的结构有ggMOS和gcMOS，后者具有更好导通一致性。
[0006]但单位面积下的ggMOS和gcMOS的放电能力较小，如果需要达到较高的ESD级别，例如4kV，则需要增大器件的尺寸，但ESD能力的提高与器件尺寸的线性关系会随着面积增大而逐渐减弱，最终会占用相当大的芯片面积，同时还需要注意多个M0S管导通一致性的问题。
[0007]为解决上述问题，本实用新型提出了一种改进型的ggMOS电路结构，在保证芯片面积增加很小的基础上，有效提高ESD能力。
[0008]本实用新型的技术方案如下:一种用于增强ESD管放电能力的电路结构，其中，包括漏端，在所述漏端下方采用扩散的方式形成一个深N阱，在所述深N阱上面浅注入至少一个三极管中的N型区域，并在漏端形成有着不同离子掺杂浓度的至少二层结构，同时在深N阱的边缘形成了另一个浅注入的N型区域，用来连接所述深N阱与M0S管栅极下方的沟道。
[0009]在上述内容的基础上，所述深N阱上面浅注入2个三极管中的N型区域，并在漏端形成有着不同离子掺杂浓度的二层结构。
[0010]在上述内容的基础上，所述N型区域之间的距离不小于0.lu?3um。
[0011]在上述内容的基础上，在所述深N阱与M0S管栅极下方的沟道中设置至少一个可调节电阻。
[0012]在上述内容的基础上，所述M0S管为ggNMOS、ggPMOS或ggCMOS。
[0013]采用上述方案，本实用新型采用，可以在同样的ESD管面积下有效地提高ESD放电能力，缩小I/O电路的整体面积。
【附图说明】
[0014]图1为现有技术普通I/O电路示意图；
[0015]图2为图1中A-A部分的剖示图；
[0016]图3为本实用新型电路结构示意图。
【具体实施方式】
[0017]为了便于理解本实用新型，下面结合附图和具体实施例，对本实用新型进行更详细的说明。但是，本实用新型可以采用许多不同的形式来实现，并不限于本说明书所描述的实施例。需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。
[0018]除非另有定义，本说明书所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本说明书中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是用于限制本实用新型。本说明书所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
[0019]如图1所示，现有技术中的普通I/O电路，其中ggNM0S102和ggPM0S107为ESD的保护器件，当PAD103上有ESD轰击时，ESD电流会从ggNM0S102和ggPM0S107流出，而不会进入芯片101的内部电路，并且该电路中，ggNM0S102与GND105相连接，而ggPM0S107与VDD104相连接。
[0020]如图2所示，图2为图1中A-A部分的剖示图，也就是ggNM0S102部分的纵切图，当PAD103端聚集大量正电荷时，一定量的正电荷通过漏端203和P衬底206之间的反偏PN结流入到衬底上，并最终通过202流回到GND105，大量的正电荷通过栅极205下面的区域迅速由漏端203端转移到Source204端，PAD103上聚集的正电荷得以快速的泄放到GND105，如图1-图2所示，存在的问题是由于漏端203端都是离子注入形成，深度浅，所以单位尺寸的放电能力和散热能力都相对较弱。
[0021]如图3所示，本实用新型的一个实施例是，用于增强ESD管放电能力的电路结构，其包括漏端203，在所述漏端203下方采用扩散的方式形成一个深N阱301，然后在深N阱301上面浅注入至少一个三极管中的N型区域201，并在漏端形成有着不同离子掺杂浓度的至少二层结构，同时在深N阱301的边缘形成了另一个浅注入的N型区域，用来连接所述深N阱301与M0S管栅极205下方的沟道，在上述内容的基础上，集电极面积明显增加，由原来的N扩展到其下方一整片的深N阱301区域，ESD放电能力和散热能力明显改善；同时深N阱301相对N201的方块电阻值较大，可以通过控制两个N201之间的距离，调整漏端203端到栅极205端下方沟道的电阻，达到提高导通一致性的目的。
[0022]在上述内容的基础上，所述深N阱上面浅注入2个三极管中的N型区域，并在漏端形成有着不同离子掺杂浓度的二层结构。
[0023]在上述内容的基础上，所述N型区域之间的距离不小于0.lu?3um，最佳距离为1.2um，在所述深N阱与M0S管栅极下方的沟道中设置至少一个可调节电阻。可调节电阻最好设置为二个，可以有效实现漏端203端到栅极205端导通一致性。
[0024]实验的测试数据证明相同尺寸的ggNMOS，本实用新型的这种电路结构的ESD能力是图1所示现有技术电路结构的1.4倍。
[0025]本发明实用新型不局限于ggNMOS，也可以运用在ggPMOS，和ggCMOS。本实用新型中连接间距不固定，可以根据不同工艺来对应调整。
[0026]需要说明的是，上述各技术特征继续相互组合，形成未在上面列举的各种实施例，均视为本实用新型说明书记载的范围；并且，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本实用新型所附权利要求的保护范围。
【主权项】
1.一种用于增强ESD管放电能力的电路结构，其特征在于，包括漏端，在所述漏端下方采用扩散的方式形成一个深N阱，在所述深N阱上面浅注入至少一个三极管中的N型区域，并在漏端形成有着不同离子掺杂浓度的至少二层结构，同时在深N阱的边缘形成了另一个浅注入的N型区域，用来连接所述深N阱与MOS管栅极下方的沟道。2.如权利要求1所述的用于增强ESD管放电能力的电路结构，其特征在于，所述深N阱上面浅注入2个三极管中的N型区域，并在漏端形成有着不同离子掺杂浓度的二层结构。3.如权利要求2所述的用于增强ESD管放电能力的电路结构，其特征在于，所述N型区域之间的距离不小于0.lu?3um。4.如权利要求1所述的用于增强ESD管放电能力的电路结构，其特征在于，在所述深N阱与MOS管栅极下方的沟道中设置至少一个可调节电阻。5.如权利要求1所述的用于增强ESD管放电能力的电路结构，其特征在于，所述MOS管为 ggNMOS、ggPMOS 或 ggCMOS。
【专利摘要】本实用新型提供了一种用于增强ESD管放电能力的电路结构，包括漏端，在所述漏端下方采用扩散的方式形成一个深N阱，在所述深N阱上面浅注入至少一个三极管中的N型区域，并在漏端形成有着不同离子掺杂浓度的至少二层结构，同时在深N阱的边缘形成了另一个浅注入的N型区域，用来连接所述深N阱与MOS管栅极下方的沟道。采用上述方案，可以在同样的ESD管面积下有效地提高ESD放电能力，缩小I/O电路的整体面积。
【IPC分类】H01L27/02
【公开号】CN204966494
【申请号】CN201520727745
【发明人】阮为
【申请人】芯佰微电子（北京）有限公司
【公开日】2016年1月13日
【申请日】2015年9月18日