专利名称：集成浪涌电流限制器电路及方法
背景技术：
本发明一般涉及半导体器件，并且更具体地涉及用于限制供电电源总线上电流浪涌的高电流半导体器件。
很多电子系统被设计为允许用户插入或移去电路卡而不必掉电整个系统，通常称之为“热插拔”。在将功率分布到功率总线上的多个卡的系统中，每一电路卡典型地包括大滤波电容器，以减少总线上的噪声，因此热插拔可以产生浪涌电流尖峰，如果不加以限制，其可以达到数百安培并可以毁坏电路卡、其连接器或插入到该系统的其它电路卡。浪涌电流尖峰也可以导致数据丢失或对进行热插拔的卡或其它系统卡产生其它系统失效。为了控制浪涌电流的破坏效果，热插拔的电路卡被配置为具有浪涌电流限制电路，其典型地包括用于从供电总线引导负载电流的功率MOSFET开关。
工作于不同电流级的电路卡使用专门设计和不同的组件来实现它们的浪涌电流限制功能。专门设计增加了电路卡的制造成本，并且需要盘存不同组件，这使得电路卡和组件的制造商难以受益于大规模的经济。
因此，需要一种浪涌电流限制器，其可以支持运行于不同电流级的电路卡，以通过进行规模经济降低制造成本。
附图简述
图1为包括热插拔卡的电子系统的示意图；图2为形成于半导体基片上的浪涌电流限制器电路的截面图；图3的示意图所示为浪涌电流限制器的详情，其包括并联调节器和热传感及关闭电路；图4的示意图为由浪涌电流限制网络保护的热插拔电路卡；和图5的示意图为浪涌电流限制器电路的部分，包括过电压电路和故障通信电路。
附图详述在附图中，具有相同附图标记的单元的功能相同。
图1为可以热插拔(hot swappable)的电路卡10的简化示意图，电路卡10用于插入到工作于供电电压VSUPP＝48.0伏特与地节点12之间的分布电源总线11中和/或从其中拔出。电源总线11和地节点12可以同时向电子系统的其它组件(未示出)提供电源。
大滤波电容器13对电源总线11上的噪声尖峰进行平滑处理，以提供稳定偏压。执行电路卡10的功能的电路被表示为负载15，其通过浪涌电流限制器电路20从电源总线11获得负载电流ILOAD。在一个实施例中，负载15包括电压调节器，其获得ILOAD＝10.0安培的负载电流作为通过电容器13和负载15的峰值。ILOAD的典型平均值大约为4安培。在一个实施例中，电容器13的值大约为1000微法。当电路卡被热插拔的时候，电流ILOAD流入电容器13，以将其充电到值VSUPP。浪涌电流限制器电路20将ILOAD的峰值限制到所指定的值，否则ILOAD的峰值可以达到100安培或更多。在一个实施例中，ILOAD限制为大约10安培。
浪涌电流限制器20包括控制镜像功率晶体管50的检测电路30，负载电流ILOAD通过该晶体管进路到电容器13和负载15。在一个实施例中，在作为具有5个外部引脚41-45的半导体基片上形成浪涌电流限制器20。
镜像晶体管50被形成为垂直功率MOSFET晶体管，其具有功率源极51、感测源极52、共漏极53和共栅极54。镜像或定标功率源极51和感测源极52，以分别输导ILOAD的比例成分ISW和ISENSE。在一个实施例中，晶体管50具有的栅源极导通阈值大约为1伏特。在一个实施例中，将功率源极51和感测源极52的有效大小标定为比例1000∶1，从而当ILOAD＝10.0安培时，电流峰值大致为ISW＝9.990安培，ISENSE＝10.0毫安。
集成感测电阻55与感测源极52串连，以在节点56产生具有感测电流ISENSE的感测电压VSENSE。在一个实施例中，电阻55的电阻大约为10欧姆，从而当ISENSE＝10.0毫安时，VSENSE的值大约为100毫伏，并且对应的功率耗散大约为1毫瓦。
检测电路30包括电流传感器61、电压调节器62、和多个故障检测和防止电路(例如热故障关闭电路)63、欠电压锁闭电路64、过电压关闭电路65以及消隐电路66。
电压调节器62被配置为耦合在接地引线41与供电电源引线44之间的标准并联调节器，以为偏压检测电路30提供内部供电电压VREG。
电流传感器61使用误差放大器间接地感测ILOAD，该放大器接收VSENSE作为反馈信号，并在栅极54产生典型驱动控制信号VDRIVE。实际上，电流传感器61通过路由通过感测源极52的ILOAD的标定部分作为ISENSE而工作，并调节VDRIVE以将负载电流ILOAD的幅度限制到预定的最大值，例如10安培。
浪涌电流限制器20的工作如下。在电路卡10的热插拔插入期间，电容器13基本被放电，并在漏极53上产生与VSUPP电平接近的输出电压VSW。电容器13对浪涌电流限制器20表现出低的阻抗负载，浪涌电流限制器20相应地提供ILOAD的最大预定值，例如10安培，以对电容器13进行充电。实际上，晶体管50工作为恒流源，直至电容器13充电到VSUPP，VDRIVE在该点上增加到VREG电平，并且镜像晶体管50处于完全导通状态。因为电流限制特征，就避免了过量加载供电电压VSUPP，因此输出电压VSW被称为保护信号。
使用低值感测电流ISENSE采样负载电流ILOAD，而不是直接对其进行感测，所以通过感测电阻55只消耗了少量功率，从而提供较高的效率。而且，减少了外部组件的数目，因为电阻55容易集成在与浪涌电流限制器20的其它组件相同的芯片上，这样减少了电路卡10的整体成本。
当供电电压VSUPP低于其指定的范围时，出现欠电压故障情况。通过欠电压锁闭电路64感测并防止该故障情况，欠电压锁闭电路64包括阈值比较器，其感测供电电压VSUPP的幅度并且将晶体管50保持在关闭状态，直至VSUPP上升到高于欠电压故障阈值电平。使用与引线42耦合以从VSUPP提供分压VUVLO的内部分压器设置该欠电压阈值电平，如果需要，分压VUVLO可以使用一个或多个外部电阻调节。当检测到欠电压故障情况时，数字欠电压关闭信号UVLO驱动开漏极输出级，将栅极54拉到大约为地电势，以禁用晶体管50。然后迟滞电路被使能，以将晶体管50保持在关闭状态，直至VSUPP上升到高于更高的阈值电平，从而防止了快速的循环和/或振荡。在一个实施例中，其中VSUPP工作于48伏特，该欠电压故障阈值电平的值设置为大约32伏特。
当供电电压VSUPP超过过电压故障阈值电平时，出现过电压故障情况。通过过电压关闭电路65感测并防止该故障情况，其工作的方式类似于欠电压锁闭电路64的方式，不同之处在如果VSUPP上升到高于过电压故障阈值电平，阈值比较器将检测电路30和晶体管50无效，使用在引线43处从VSUPP产生分压VOVSD的内部分压器设置该过电压故障阈值电平，分压VOVSD可以使用一个或多个外部电阻调节。当检测到过电压故障情况时，数字关闭信号OVSD驱动开漏极输出级，将栅极54拉到大约为地电势，以禁用晶体管50。迟滞电路将晶体管50保持在关闭状态，直至VSUPP落到低于更低的阈值电平，以防止快速的循环和/或振荡。在VSUPP工作于48伏特的一个实施例中，过电压故障阈值电平设置为大约95伏特，并且较低的阈值电平设置为大约90伏特。
通过热故障关闭电路63检测并防止过热或热故障情况，热故障关闭电路63包括形成在与检测电路30和镜像晶体管50相同的半导体基片上的温度传感器。该温度传感器电路优选地与功率源极51相邻设置，或者嵌入在晶体管50的布局内，即靠近大多数热量产生的地方，以感测浪涌电流限制器20的最热部分的温度。当检测到热故障情况时，产生数字热故障关闭信号TEMP，以驱动开漏极输出级，将栅极54下拉到大约为地电势，以禁用晶体管50。温度迟滞电路确保镜像晶体管50保持关闭，直至该温度回落到低于下阈值温度。在一个实施例中，该上阈值温度大约为180摄氏度，并且该下阈值温度大约为170摄氏度。
消隐电路66包括电阻电容网络，以设置在热插拔卡插入之后的延迟期间将浪涌电流限制器20和晶体管50保持在关闭状态的时间常数。通过在电路卡10通过浪涌电流限制器20接收电源之前让内部节点稳定，该启动延迟避免了启动失效。输出具有开漏极配置，其在启动延迟期间将栅极54切换到地电势。在一个实施例中，该延迟周期大约为2毫秒。
图2为浪涌电流限制器20的简化截面图，其在半导体基片120上形成为包括晶体管50、电阻55和检测电路30的集成电路。
晶体管50被实施为垂直器件，以获得小芯片面积。因此，源极51-52形成为基片120的顶面67上的p型阱区69内的n型掺杂区域。共栅极54形成在栅极氧化层71上，以控制阱区69内沿顶面67的、工作于地电势并在图2的平面视图之外耦合在一起的下层电源通道51A和感测通道51B的导通。注意到，虽然所示源极51和52在附图中具有类似的尺寸，但是，源极52典型地被定标为远小于源极51的有效尺寸。漏极53形成在基片120的第二表面68上，使得电流ISW和ISENSE从表面67分别通过通道51A和52A，并通过基片120流到第二表面68的漏极53，如图所示。晶体管50的垂直结构所提供的导通阻抗较低，并且芯片尺寸较小，从而得到较高的性能和较低的制造成本。
电阻55形成在表面67上。在一个实施例中，通过在介电层72上沉积并构图多晶硅而形成电阻55，如图所示。
检测电路30的组件也形成在表面67上，并可以在或可以不在电阻55下面。在可以不同于阱区69的一个或多个阱区中形成晶体管。在产生最多热量的晶体管50的附近中形成热故障关闭电路63中的温度传感器，以精确地感测基片120的温度。
图3的示意图所示为更加详细的电压调节器62和热故障关闭电路63，包括晶体管71-75、齐纳二极管76、二极管串77和电阻79-86。
电压调节器62用作并联调节器，其在齐纳二极管76上产生大概为VREG＝12.0伏特的内部调节电压。齐纳二极管76具有电压的正温度系数。
晶体管71和电阻79-80包括并联调节器，其在具有电压的负温度系数的节点78建立电压V87。在一个实施例中，当基片120的温度是25摄氏度时，V87＝2.7伏特。跨过二极管串77的压降随着温度而降低，从而晶体管72的栅极电压随着温度而增加。
晶体管72-73与电阻82-83组合在一起，用作在节点101上产生热故障关闭信号TEMP的双级放大器。当没有检测到故障情况时，电阻84用来在开启晶体管50的栅极54上建立高电压。晶体管74用作驱动栅极54的开漏极输出级。当超过基片120的热故障温度阈值时，TEMP是大约等于VREG电平的逻辑高电平，开启晶体管70并将栅极54切换到大约地电势，以关闭晶体管50。在一个实施例中，热关闭温度设定为大约180摄氏度。晶体管75和电阻85-86提供大约10摄氏度的温度滞后，以防止热振荡。
图4为可选实施例中的可热插拔电路卡10的简化示意图，其包括在负载电流ILOAD的更高级别通过浪涌电流限制网络220的保护。浪涌电流限制网络220被形成为具有浪涌电流限制器20，浪涌电流限制器20与同样配置的浪涌电流限制器20A耦合，如图所示。在浪涌电流限制器20和20A配置为10安培负载电流限制的实施例中，浪涌电流限制网络220将负载电流ILOAD的限制增加到大约20安培。为了简化描述，浪涌电流限制器20A的元件的附图标记附上“A”，以表明与类似标记的浪涌电流限制器20的元件的对应关系。
通过在准并行(quasi-parallel)设置中，将镜像晶体管50和50A耦合在一起而实现更高的电流限制，其中它们各自的共漏极通过引线45和45A连接在一起，而它们各自的源极与地电势耦合，如图所示。
关于浪涌电流限制器20，如上所述，使用通过引线42上的分压VUVLO表示的欠电压阈值电平防止并检测欠电压故障情况，并且如果想要，使用外部电阻242修改欠电压故障情况。类似地，对于浪涌电流限制器20A，欠电压阈值电平通过在引线42A上所提供的分压VUVLOA表示，并通过外部电阻242A修改。分压VUVLO和VUVLOA典型地设置为大约相同的电压级。
以如上所述类似的方式通过浪涌电流限制器20和20A检测并防止过电压故障情况，不同之处在于引线43和43A在节点243连接在一起，使得各个内部分压器并行耦合，以提供共同分压VOV。在浪涌电流限制器20和20A形成为类似集成电路的地方，VOV的值几乎与浪涌电流限制器20的分压值(例如VOVSD)相同，如上所述。在图4所示的实施例中，通过添加电阻244，从其内部分压值修改分压VOV。
作为本发明的特征，引线43和43A具有双重功能，其允许故障信息从浪涌电流限制器20通信到浪涌电流限制器20A，或相反。为了实现这种故障通信，浪涌电流限制器20包括故障通信电路，其具有配置有与引线43耦合的开漏极输出晶体管的输出级。在正常工作中，输出晶体管关闭并且进行过电压感测，如上所述。然而在故障期间，输出晶体管开启，并且开漏极将引线43以及节点243和引线43A切换到大约地电势。当引线43A位于地电势时，浪涌电流限制器20A中的故障通信电路通过关闭晶体管50A而响应，从而提供避免负载电流过载情况的电流保护。这种电流过载可以导致系统锁定(latchup)问题，因为所有的电流被传送到剩余的工作器件。
浪涌电流限制器20A具有类似配置的、具有与引线43A连接的开漏极的输出晶体管，并因此能够以类似的方式向浪涌电流限制器20通信所检测的故障情况。因此，当网络中的任何浪涌电流限制器检测到故障情况时，将故障通信给网络中的所有其它浪涌电流限制器，然后它们关闭自身，以避免系统锁定。这种方案具有高级别的稳定性，通过增加一个或多个由外部逻辑电路控制的冗余浪涌电流限制器可以进一步增强稳定性。在一个浪涌电流限制器检测到故障情况(诸如过热故障情况)的情况下，该外部电路能够使用该故障信息，以使得冗余浪涌电流限制器中的一个能够工作，以代替具有该故障情况的那一个。
尽管所示和所述为具有两个浪涌电流限制器20和20A，但是网络220可选地可以形成为具有虚拟地任意多个以类似的准并行方式连接的单独浪涌电流限制器，以将负载电流限制拓宽到较宽值的范围。这种技术允许电路卡制造商选择适当数量的集成浪涌电流限制器，以为特定的设计实现特定的电流限制。这样就允许在多个器件上散发热量，其降低了每一器件的工作温度，从而提高可靠性。另外，制造商受益于大规模经济，其导致更低的制造成本。而且，降低了浪涌电流限制功能的设计周期，进一步降低了周期时间和成本。
注意到，浪涌电流限制器20和20A被表示为被形成为安装在分离半导体封装中的分离半导体基片上的单独集成电路。在可选实施例中，浪涌电流限制器20和20A可以形成在不同的基片上，并安装在相同的封装中。在另一可选实施例中，浪涌电流限制器20和20A可以形成在相同的半导体基片上，并安装在单个封装中。
图5的示意图更加详细地表示了浪涌电流限制器20的部分，包括过电压关闭电路65和故障通信电路250。
过电压关闭电路65包括电阻93-94，其用作对供电电源VSUPP进行分压的分压器，以在引线43上提供分压VOVSD。齐纳二极管92电平移动VOVSD，以控制晶体管90。当VSUPP超过预定电压时(此时开启晶体管90，以将栅极54切换到地电势，关闭晶体管50并禁用浪涌电流限制器20)，出现过电压故障情况。晶体管91切换电阻96与电阻94并联，以提供避免振荡和/或由于VSUPP噪声而错误触发栅极50的电压滞后。在一个实施例中，当VSUPP达到大约95伏特的过电压阈值时出现过电压故障情况，具有大约5伏特的滞后。引线43提供外部连接，以使用外部电阻来调节过电压阈值电平。
晶体管74是热故障关闭电路63的开漏极输出晶体管，其响应于过热关闭信号TEMP而切换到开启。晶体管256是欠电压锁闭电路64的开漏极输出晶体管，其响应于欠电压锁闭信号UVLO而切换到开启，以关闭晶体管50。
如上所述，引线43用于调节过电压阈值和通信，即发送和接收关于故障情况的信息。通过故障通信电路250处理故障信息，故障通信电路250包括接收器240和发射器245。
晶体管245具有通过阻塞二极管(blocking diode)254与栅极54耦合的输入，并且包括电阻270和274以及晶体管268和272。在VSUPP＝48.0伏特的应用中，以及当没有故障情况时，分压VOV工作在大约6伏特，并且栅极54工作在大约VREG＝12.0伏特的电势。因此，晶体管272导通，而晶体管268断开。晶体管268用作向引线43提供故障信息的开漏极输出器件。当检测到内部故障情况时，栅极54通过例如晶体管74和/或晶体管256下拉到地电势，并且晶体管272关闭。晶体管268开启，以将引线43切换到地电势，或接近这样。引线43正常工作在几个伏特的电压VOV，并且其过渡到大约地电势超出了浪涌电流限制器20的正常工作范围。因此，本发明使用超范围的(out-of-range)电压级(例如地电势)来外部地提供关于内部检测的故障情况的故障信息。
接收器240具有引线43上的输入，用于接收和处理通过其它浪涌电流限制器外部地产生的故障信息，并且包括电阻258和262、齐纳二极管260和晶体管264和266。在正常工作期间，分压VOV工作在大约6伏特，因此晶体管264导通并且晶体管266断开。当通过其它联网的浪涌电流限制器检测到外部故障情况时，引线43切换到大约地电势，其关闭晶体管264并开启晶体管266。由于晶体管266用作开漏极输出器件，所以栅极54切换到地电势，以关闭镜像晶体管50。结果，在所连接的多个浪涌电流限制器其中之一中检测到的故障情况关闭网络中的所有浪涌电流限制器。
总之，本发明通过使用封装引线(package lead)来调节故障阈值、并用来传送关于故障情况的信息，提供了一种高稳定性和低成本的浪涌电流限制器集成电路。镜像晶体管响应于从感测电流所产生的控制信号而工作。镜像晶体管的第一源极接收供电电压，共漏极将供电电压的负载电流引导到输出节点，并且第二源极采样该负载电流，以产生感测电流。第一故障保护电路与引线耦合以外部地调节故障阈值，并且当出现故障情况时，禁用该镜像晶体管。第二故障保护电路响应于故障情况而禁用该镜像晶体管，并在第一引线产生关闭信号。
该设置允许多个浪涌电流限制器集成电路以准并行的方式联网，以提供比单个集成电路实用的更大电流容量。故障信息在联网的电路中被通信，而不增加引线的数目或显著地增加单个浪涌电流限制器集成电路的成本。因此，实现了低成本和高稳定性。而且，系统制造商能够盘存单一类型的浪涌电流限制器，以及生产热插拔卡或其它子系统，其通过如上所述连接多个器件而覆盖较宽范围的电流容量。相应地，本发明的技术允许更大规模的经济，其进一步降低了制造成本。
权利要求
1.一种浪涌电流限制器电路，包括镜像晶体管，用于响应于从感测电流所产生的控制信号而工作，并且具有与供电电压耦合的第一源极、将所述供电电压的负载电流引导到输出节点的共漏极、以及采样所述负载电流以产生所述感测电流的第二源极；故障保护电路，用于响应于第一故障情况而禁用所述镜像晶体管，并且与所述浪涌电流限制器电路的第一引线耦合，以调节所述第一故障情况的故障阈值；和故障通信电路，与所述第一引线耦合，用于接收表示外部故障情况的故障信号，以禁用所述镜像晶体管。
2.根据权利要求1的浪涌电流限制器，其中所述故障通信电路响应于所述第一故障情况在所述第一引线产生关闭信号。
3.根据权利要求1的浪涌电流限制器电路，其中当所述供电电压大于过电压阈值时出现所述第一故障情况，并且所述第一引线工作在从所述供电电压得出的电势。
4.根据权利要求1的浪涌电流限制器电路，进一步包括半导体基片，所述半导体基片具有用于形成所述故障保护电路的第一表面和用于形成所述镜像晶体管的共漏极的第二表面。
5.根据权利要求4的浪涌电流限制器电路，进一步包括检测电路，所述检测电路包括所述故障检测电路；和热传感器，形成在所述半导体基片上，以监视作为所述镜像晶体管温度的第二故障情况。
6.根据权利要求5的浪涌电流限制器电路，其中当所述半导体基片的温度高于预定的温度阈值时，所述热传感器产生关闭信号。
7.根据权利要求4的浪涌电流限制器电路，其中所述镜像晶体管具有位于所述半导体基片的第一表面上的共栅极。
8.根据权利要求7的浪涌电流限制器电路，进一步包括耦合在所述第二源极与供电电压节点之间的电阻，以使用所述感测电流产生检测信号。
9.根据权利要求8的浪涌电流限制器电路，其中所述电阻由位于所述半导体基片上面的多晶硅层形成。
10.根据权利要求9的浪涌电流限制器电路，进一步包括电流传感器，所述电流传感器的输入端与所述第二源极耦合，用于接收所述检测信号，并且输出端与所述共栅极耦合，用于提供所述控制信号。
11.根据权利要求1的浪涌电流限制器电路，进一步包括与所述浪涌电流限制器电路的第二引线耦合的欠电压检测器，用于监视所述供电电压。
12.根据权利要求11的浪涌电流限制器电路，其中当所述供电电压低于欠电压阈值时，所述欠电压检测器检测到第二故障情况。
13.根据权利要求1的浪涌电流限制器电路，其中所述镜像晶体管的第一源极的有效尺寸至少是所述第二源极的有效尺寸的500倍。
14.根据权利要求1的浪涌电流限制器电路，其中所述镜像晶体管至少提供10安培的负载电流。
15.一种浪涌电流限制器，包括第一镜像晶体管，具有用于响应于控制信号接收操作的共栅极，并且具有与供电电压耦合的功率源极、用于提供负载电流的共漏极、以及用于采样所述负载电流以产生感测电流的感测源极；被耦合的第一检测电路，用于当所述供电电压大于第一过电压阈值时，禁用所述第一镜像晶体管，并且具有与所述浪涌电流限制器的第一引线耦合的输入端，用于外部地修改所述第一过电压阈值；和第一故障保护电路，用于响应于故障情况而禁用所述镜像晶体管，并且与所述第一引线耦合，用于产生关闭信号。
16.根据权利要求15的浪涌电流限制器，进一步包括第一半导体基片，所述第一半导体基片具有用于形成所述第一检测电路和所述第一故障保护电路的第一表面、和用于形成所述第一镜像晶体管的共漏极的第二表面。
17.根据权利要求16的浪涌电流限制器，进一步包括第二半导体基片；和第二镜像晶体管，具有形成在所述第二半导体基片的第一表面上、并分别与所述第一镜像晶体管的功率和感测源极耦合的功率和感测源极，和形成在所述第二半导体晶体管的第二表面上的共漏极。
18.根据权利要求17的浪涌电流限制器，进一步包括第二检测电路，形成在所述第二半导体基片的第一表面上，用于当所述供电电压大于第二过电压阈值时禁用所述第二镜像晶体管，并且具有与所述浪涌电流限制器电路的第三引线耦合的输入端，用于外部地修改所述第二过电压阈值；和第二故障保护电路，具有与所述第一引线耦合的输入端，用于使用所述关闭信号禁用所述第二镜像晶体管。
19.权利要求18的浪涌电流限制器，其中所述检测信号调节所述控制信号的幅度，以将所述负载电流限制到预定值。
全文摘要
一种浪涌电流限制器电路(20)包括响应于从感测电流(I
文档编号H02H9/00GK1711665SQ200380102951
公开日2005年12月21日 申请日期2003年10月1日 优先权日2002年11月12日
发明者阿兰·R·巴尔 申请人:半导体元件工业有限责任公司