大电流浪涌抑制器的制造方法
【专利摘要】本发明公开了一种大电流浪涌抑制器，包括供电电路，用于对输入电压进行稳压处理后输出电压信号；方波发生电路，用于接收供电电路输出的电压信号以产生固定频率的方波信号；升压电路，用于接收方波信号并通过放大器后输出电压信号；NMOS管栅极电压抑制电路，用于将升压电路输出的电压信号抑制到预定范围内再输出供给外部电路，包括至少两组串联的NMOS管组，每组NMOS管组包括至少两个并联的NMOS管。本发明由于NMOS管栅极电压抑制电路中的NMOS管采取串并联结合的结构设计，当浪涌电压来临时，NMOS管栅极电压抑制电路中的各NMOS管的栅极电压分别抑制到不同的电压，各NMOS管分别承担一部分负荷，解决了现有NMOS管并联结构中单个NMOS管因承担过大功耗而易受损的问题。
【专利说明】
大电流浪涌抑制器
技术领域
[0001]本发明涉及航空电源系统技术领域，尤其涉及一种大电流浪涌抑制器。
【背景技术】
[0002]随着人们物质水平的不断提升及对出行效率的要求，乘坐飞机出行受到了人们的青睐。在飞机上的航空电源系统中，供电系统在加载和卸载时可能会产生高压脉冲，以发电机输出28V电压为例，在供电系统加载和卸载时可能会有一个电压最大为80V，时间长达数十毫秒的高压脉冲。为保护后续电路的安全，需在发电机输出端和DC/DC电源模块之间加一个浪涌抑制器模块，以抑制可能会出现的最大80V/100ms的脉冲，保障DC/DC电源模块的输入电压在允许的安全范围以内。
[0003]目前，市场上类似的浪涌抑制器产品中，通常电流在7A以内的浪涌抑制器采取单个匪OS管方案即可，但当电流超过8A时，会采用多个WOS管并联方式来处理，此时，因为器件内部参数不一致而会造成某个NMOS管承担的功耗远远大于其他NMOS管而出现容易受损的问题。
【发明内容】
[0004]本发明要解决的技术问题在于，提供一种大电流浪涌抑制器，解决现有技术中存在的NMOS管并联结构中单个NMOS管因承担过大功耗而易受损的问题。
[0005]为解决上述问题，本发明采用的技术方案是:提供一种大电流浪涌抑制器，包括:
供电电路，用于对输入电压进行稳压处理之后输出电压信号；
方波发生电路，用于接收所述供电电路输出的电压信号以产生固定频率的方波信号；升压电路，用于接收所述方波发生电路的方波信号并通过放大器后输出电压信号；NMOS管栅极电压抑制电路，用于将所述升压电路输出的电压信号抑制到预定范围内再输出供给外部电路，包括至少两组串联的匪OS管组，每组匪OS管组包括至少两个并联的NMOS 管。
[0006]进一步地，所述供电电路包括依次串联的第一电阻R1、第二电阻R2和第一稳压二极管Dl，所述第一电阻Rl的外端还连接至外接输入端VIN，所述第一稳压二极管Dl的阳极接地，所述供电电路还包括第一射极跟随器Ql，所述第一射极跟随器Ql的基极连接至第二电阻R2和第一稳压二极管Dl之间的线路上，集电极连接至第一电阻Rl和第二电阻R2之间的线路上，发射极与所述供电电路的输出端VCC连接且所述发射极还通过第一电容Cl接地;所述输入端VIN连接至本抑制器的第一引出脚、第二引出脚，所述第一引出脚和第二引出脚作为本抑制器的外接电源输入引脚。
[0007]进一步地，所述方波发生电路内部结构具体为:包括施密特触发器1C、第11电阻Rll、第十四电阻R14、第八电容C8和第九电容C9，所述施密特触发器IC包括第I?第14管脚，所述第14管脚与所述供电电路的输出端VCC连接且所述第14管脚还通过第八电容CS接地，所述第7管脚接地，所述第I管脚和第2管脚连接至第10管脚且所述第10管脚还依次通过第十四电阻R14和第九电容C9接地，所述第3管脚连接至升压电路，所述第8管脚和第9管脚连接至第十四电阻R14和第九电容C9之间的线路上，所述第5管脚和第6管脚连接至第四电阻R4的一端，所述第四电阻R4的另一端连接至所述供电电路的输出端VCC，所述第12管脚和第13管脚连接至第4管脚，所述第11管脚连接至NMOS管栅极电压抑制电路;所述第八电容CS的接地端连接至本抑制器的第三引出脚，所述第5管脚还连接至本抑制器的第四引出脚。
[0008]进一步地，所述升压电路包括:自外接输入端VIN至外接输出端Vout依次串联的第十二电阻R12、第六电容C6、第六稳压二极管D6和第四电容C4，所述第十二电阻R12和第六电容C6之间的线路还通过一第8稳压二极管D8接地，所述第八稳压二极管D8的阳极接地;所述升压电路还包括与第六稳压二极管D6和第四电容C4的串联体并联的第七稳压二极管D7以及第七三极管Q7，所述第七稳压二极管D7的阳极连接至外接输出端Vout而阴极连接至第六稳压二极管D6的阳极，所述第六稳压二极管D6的阴极还连接至升压电路的输出端T;所述第七三极管Q7的发射极接地，集电极连接至第十二电阻R12和第八稳压二极管D8之间的线路上，基极通过第十三电阻R13连接至方波发生电路的第3管脚。
[0009]进一步地，所述的NMOS管栅极电压抑制电路的NMOS管组包括两组NMOS管组，其中，第一 NMOS管组包括第一 NMOS管Q2和第二 NMOS管Q4，第二 NMOS管组包括第三NMOS管Q3和第四匪OS管Q5，所述第一匪OS管Q2和第二匪OS管Q4的漏极均连接至外接输入端VIN，所述第三NMOS管Q3和第四匪OS管Q5的源极均连接至外接输出端Vout、第四稳压二极管D4的阳极以及本抑制器的第七引出脚和第八引出脚;所述第一NMOS管Q2的栅极和所述第二NMOS管Q4的栅极分别通过第五电阻R5和第六电阻R6连接至第三电阻R3的第一端，所述第一 NMOS管Q2和第二匪OS管Q4的源极均连接至第三NMOS管Q3和第四NMOS管Q4的漏极和第三稳压二极管D3的阳极，所述第三稳压二极管D3的阴极连接至第三电阻R3的第一端和第二稳压二极管D2的阴极，所述第二稳压二极管D2的阳极接地;所述第三匪OS管Q3和第四NMOS管Q5的栅极分别通过第七电阻R7和第八电阻R8连接至第四电阻R4的第一端，所述第四电阻R4的第一端还连接至第四稳压二极管D4的阴极，所述第三电阻R3的第二端和所述第四电阻R4的第二端均与所述升压电路的输出端T连接;所述第四电阻R4的第一端还连接至第六三极管Q6的集电极，所述第六三极管Q6的基极通过第十电阻RlO连接至方波发生电路的第11管脚，所述第六三极管Q6的发射极接地;所述第四电阻R4的第一端还通过第二电容C2和第九电阻R9的并联体连接至本抑制器的第六引出脚;本抑制器的第5引出脚与地之间逆向导通连接有第五稳压二极管D5。
[0010]通过采用上述技术方案，本发明至少具有以下有益效果:本发明通过供电电路和方波发生电路输出固定频率的电压信号，再经由升压电路进行升压处理后由NMOS管栅极电压抑制电路进行电压抑制处理，由于NMOS管栅极电压抑制电路中的NMOS管采用串并联结合的结构设计，当浪涌电压来临时，NMOS管栅极电压抑制电路中的各NMOS管的栅极电压分别抑制到不同的电压，各匪OS管分别承担一部分负荷，解决了现有匪OS管并联结构中单个NMOS管因承担过大功耗而易受损的问题。
【附图说明】
[0011]图1是本发明大电流浪涌抑制器的结构示意图。
[0012]图2是本发明大电流浪涌抑制器的供电电路内部结构示意图。
[0013]图3是本发明大电流浪涌抑制器的方波发生电路内部结构示意图。
[0014]图4是本发明大电流浪涌抑制器的升压电路内部结构示意图。
[0015]图5是本发明大电流浪涌抑制器的NMOS管栅极电压抑制电路内部结构示意图。
[0016]图6是本发明大电流浪涌抑制器的拓扑结构工作流程图。
【具体实施方式】
[0017]下面结合附图和具体实施例对本发明作进一步详细说明。应当理解，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。
[0018]如图1所示，本发明提供一种大电流浪涌抑制器，包括:
供电电路I，用于对输入电压进行稳压处理之后对外输出电压信号；
方波发生电路2，用于接收所述供电电路I输出的电压信号以产生一个固定频率的方波信号；
升压电路3，用于接收所述方波发生电路2的方波信号并通过一个放大器后输出一个电压信号；
匪OS管栅极电压抑制电路4，用于将所述升压电路3输出的电压信号抑制到预定范围内，然后输出供给外部电路，包括至少两组串联的NMOS管组，每组NMOS管组包括至少两个并联的NMOS管。
[0019]如图2所示，供电电路I包括依次串联的第一电阻Rl、第二电阻R2和第一稳压二极管Dl，所述第一电阻Rl的外端还连接至外接输入端VIN，所述第一稳压二极管Dl的阳极接地，所述供电电路I还包括第一射极跟随器Ql，所述第一射极跟随器Ql的基极连接至第二电阻R2和第一稳压二极管Dl之间的线路上，集电极连接至第一电阻Rl和第二电阻R2之间的线路上，发射极与所述供电电路I的输出端VCC连接且所述发射极还通过第一电容Cl接地;所述输入端VIN连接至本抑制器的第一引出脚、第一引出脚以及NMOS管栅极电压抑制电路，所述第一引出脚和第二引出脚作为本抑制器的外接电源输入引脚。
[0020]如图3所示，在一个可选实施例中，方波发生电路2包括施密特触发器1C、第十一电阻Rl 1、第十四电阻R14、第八电容C8和第九电容C9，所述施密特触发器IC选用的型号为⑶4093，所述⑶4093的第14管脚与所述供电电路I的输出端VCC连接且所述第14管脚还通过第八电容C8接地，⑶4093的第7管脚接地，⑶4093的第I管脚和第2管脚连接至第10管脚且所述第10管脚还依次通过第十四电阻R14和第九电容C9接地，CD4093的第3管脚连接至升压电路，CD4093的第8管脚和第9管脚连接至第十四电阻R14和第九电容C9之间的线路上，⑶4093的第5管脚和第6管脚连接至第^^一电阻Rll的一端，所述第i^一电阻Rll的另一端连接至所述供电电路I的输出端VCC，⑶4093的第12管脚和第13管脚连接至第4管脚，CD4093的第11管脚连接至NMOS管栅极电压抑制电路;所述第八电容CS的接地端连接至本抑制器的第三引出脚，所述第5管脚还连接至本抑制器的第四引出脚。
[0021]如图4所示，升压电路3包括自外接输入端VIN至外接输出端Vout依次串联的第十二电阻R12、第六电容C6、第六稳压二极管D6和第四电容C4，第十二电阻R12和第六电容C6之间的线路还通过一第八稳压二极管D8接地，所述第八稳压二极管D8的阳极接地;所述升压电路3还包括与第六稳压二极管D6和第四电容C4的串联体并联的第七稳压二极管D7以及第七三极管Q7，所述第七稳压二极管D7的阳极连接至外接输出端Vout而阴极连接至第六稳压二极管D6的阳极，所述第六稳压二极管D6的阴极还连接至升压电路3的输出端T;所述第七三极管Q7的发射极接地，集电极连接至第十二电阻R12和第八稳压二极管D8之间的线路上，基极通过第十三电阻R13连接至方波发生电路2的第3管脚。
[0022]如图5所示，在一个可选实施例中，匪OS管栅极电压抑制电路4的NMOS管组包括两组NMOS管组，其中，第一 NMOS管组包括第一 NMOS管Q2和第二 NMOS管Q4，第二 NMOS管组包括第三NMOS管Q3和第四匪OS管Q5，所述第一 NMOS管Q2和第二 NMOS管Q4的漏极均连接至外接输入端VIN，所述第三NMOS管Q3和第四NMOS管Q5的源极均连接至外接输出端Vout、第四稳压二极管D4的阳极以及本抑制器的第七引出脚和第八引出脚;所述第一NMOS管Q2的栅极和所述第二 NMOS管Q4的栅极分别通过第五电阻R5和第六电阻R6连接至第三电阻R3的第一端，所述第一匪OS管Q2和第二 NMOS管Q4的源极均连接至第三NMOS管Q3和第四匪OS管Q4的漏极和第三稳压二极管D3的阳极，所述第三稳压二极管D3的阴极连接至第三电阻R3的第一端和第二稳压二极管D2的阴极，所述第二稳压二极管D2的阳极接地;所述第三匪OS管Q3和第四匪OS管Q5的栅极分别通过第七电阻R7和第八电阻R8连接至第四电阻R4的第一端，所述第四电阻R4的第一端还连接至第四稳压二极管D4的阴极，所述第三电阻R3的第二端和所述第四电阻R4的第二端均与所述升压电路3的输出端T连接;所述第四电阻R4的第一端还连接至第六三极管Q6的集电极，所述第六三极管Q6的基极通过第十电阻RlO连接至方波发生电路2的第11管脚，所述第六三极管Q6的发射极接地;所述第四电阻R4的第一端还通过第二电容C2和第九电阻R9的并联体连接至本抑制器的第六引出脚;本抑制器的第5引出脚与地之间逆向导通连接有第五稳压二极管D5。
[0023]如图6所示，在一个可选实施例中，以产品上电电压28V为例，本发明的电路工作原理包括:
S11，给本发明的产品加上28V电压；
S12，产品上电后，经过限流电阻Rl和R2，稳压二极管Dl上产生一个15V电压信号，经过射极跟随器Ql将15V电压进行电流放大，向斯密特触发器⑶4093供电；
S13，刚上电时施密特触发器⑶4093的8、9管脚为低电平，因此10管脚输出为高电平，该高电平经过电阻R14给电容C9充电，当电容C9对地电压大于⑶4093的阈值电压后，10管脚输出由高电平跳变为低电平，电容C9又开始通过电阻R14放电，当电容C9对地电压小于CD4093的阈值电压后，10管脚输出由低电平跳变成高电平，如此反复，得到一个固定频率的方波，在经过一个触发器将波形整形后输出作为升压电路的输入；
S14，方波信号经电阻Rl 3和三极管Q7后电压被放大，当三极管Q7输出低电平时，从产品输出端经稳压管D7对电容C6进行充电，当三极管Q7输出高电平时，由于电容C6两端电压不能突变，此时电容C6与三极管Q7相连的一端电压由O V变为产品输入电压，于是另一端的电压也相应升高，电荷经稳压管D6栗入电容C4。稳压管D8的作用是在80V浪涌来时，抑制电容C6电压升高幅度，减小元件耐压值，降低元件成本；
S15，供电系统在加载和卸载时会产生一个电压最大为80V，时间长达数十毫秒的高压脉冲；
S16，NM0S管栅极电压抑制电路检测输入电压是否需要抑制；
S17，如若输入电压需要抑制时，由于NMOS管采取Q2、Q4并联，Q3、Q5并联，然后再串联。升压电路的输出电压经电阻R3和稳压管D2，最高限制在65V以内，然后再经过电阻R5、电阻R6加在Q2、Q4的栅极上，并被稳压管D3将栅源电压差限制在15V以内。同样，升压电路的输出电压经过电阻R3，电阻R9、稳压管D5和外接稳压管被抑制在40V左右，然后经过电阻R7、电阻R8加在Q3、Q5的栅极上，并被稳压管稳压管D4将栅源电压差限制在15V以内；
S18，如若输入电压不需要抑制时，Q2、Q3、Q4、Q5的栅极电压均比源极电压高15V，使得Q2、Q3、Q4、Q5完全开通，导通压降很小。当80V浪涌来临时，Q2、Q4的栅极电压被限制在65V，比80V的漏极电压低，此时Q2、Q4工作在线性区间，为一个漏极跟随器，源极输出电压被抑制在60V左右，同样Q3、Q5的栅极电压被限制在40V，比60V的漏极电压低，此时Q3、Q5也工作在线性区间，源极输出电压被抑制在38V以内。如此，在电流为1A的80V/100ms浪涌期间，Q2、Q4承受的漏源极压降为20V左右，Q3、Q5承受漏源极压降也为20V左右，两组NMOS管分别承担200瓦的耗散功率，将电压抑制在要求范围以内。
[0024]本发明提供一种大电流浪涌抑制器，通过供电电路和方波发生电路输出固定频率的电压信号，再经升压电路进行升压处理后由NMOS管栅极电压抑制电路进行电压抑制处理，由于NMOS管栅极电压抑制电路中的NMOS管采取串并联结合的结构设计，当浪涌电压来临时，匪OS管栅极电压抑制电路中的各WOS管的栅极电压分别抑制到不同的电压，各匪OS管分别承担一部分负荷，解决了现有匪OS管并联结构中单个NMOS管因承担过大功耗而易受损的问题。本发明电路结构简单、成本低廉、扩展性强。
[0025]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种大电流浪涌抑制器，其特征在于:包括: 供电电路(I )，用于对输入电压进行稳压处理之后对外输出电压信号； 方波发生电路(2)，用于接收所述供电电路(I)输出的电压信号以产生固定频率的方波信号； 升压电路(3)，用于接收所述方波发生电路(2)的方波信号并通过放大器后输出电压信号； NMOS管栅极电压抑制电路(4)，用于将所述升压电路(3)输出的电压信号抑制到预定范围内再输出供给外部电路，包括至少两组串联的匪OS管组，每组匪OS管组包括至少两个并联的NMOS管。2.根据权利要求1所述的大电流浪涌抑制器，其特征在于:所述供电电路(I)包括依次串联的第一电阻Rl、第二电阻R2和第一稳压二极管Dl，所述第一电阻Rl的外端还连接至外接输入端VIN，所述第一稳压二极管Dl的阳极接地;所述供电电路(I)还包括第一射极跟随器Ql，所述第一射极跟随器Ql的基极连接至第二电阻R2和第一稳压二极管Dl之间的线路上，集电极连接至第一电阻Rl和第二电阻R2之间的线路上，发射极与所述供电电路(I)的输出端VCC连接且所述发射极还通过第一电容Cl接地;所述外接输入端VIN连接至本抑制器的第一引出脚、第二引出脚，所述第一引出脚和第二引出脚作为本抑制器的外接电源输入引脚。3.根据权利要求1所述的大电流浪涌抑制器，其特征在于:所述方波发生电路(2)内部结构具体为:包括施密特触发器1C、第^^一电阻Rll、第十四电阻R14、第八电容C8和第九电容C9，所述施密特触发器IC包括第I?第14管脚，所述第14管脚与所述供电电路(I)的输出端VCC连接且所述第14管脚还通过第八电容C8接地，所述第八电容C8的接地端还连接至本抑制器的第三引出脚，所述第7管脚接地，所述第I管脚和第2管脚连接至第10管脚且所述第10管脚还依次通过第十四电阻R14和第九电容C9接地，所述第3管脚连接至升压电路(3)，所述第8管脚和第9管脚连接至第十四电阻R14和第九电容C9之间的线路上;所述第5管脚和第6管脚连接至第十一电阻Rll的一端，所述第5管脚还连接至本抑制器的第四引出脚，所述第十一电阻Rll的另一端连接至所述供电电路(I)的输出端VCC，所述第12管脚和第13管脚连接至第4管脚，所述第11管脚连接至NMOS管栅极电压抑制电路(4)。4.根据权利要求3所述的大电流浪涌抑制器，其特征在于:所述升压电路(3)包括:自外接输入端VIN至外接输出端Vout依次串联的第十二电阻R12、第六电容C6、第六稳压二极管D6和第四电容C4，所述第十二电阻R12和第六电容C6之间的线路还通过一第八稳压二极管D8接地，所述第八稳压二极管D8的阳极接地;所述升压电路(3)还包括与第六稳压二极管D6和第四电容C4的串联提并联的第七稳压二极管D7以及第七三极管Q7，所述第七稳压二极管D7的阳极连接至外接输出端Vout而阴极连接至第六稳压二极管D6的阳极，所述第六稳压二极管D6的阴极连接至升压电路(3)的输出端T，所述第七三极管Q7的发射极接地，集电极连接至第十二电阻R12和第八稳压二极管D8之间的线路上，基极通过第十三电阻R13连接至方波发生电路(2)的第3管脚。5.根据权利要求3所述的大电流浪涌抑制器，其特征在于:所述的NMOS管栅极电压抑制电路(4)的NMOS管组包括两组NMOS管组，其中，第一NMOS管组包括并联的第一NMOS管Q2和第二匪OS管Q4，第二匪OS管组包括并联的第三WOS管Q3和第四WOS管Q5，所述第一匪OS管Q2和第二 NMOS管Q4的漏极均连接至外接输入端VIN，所述第三匪OS管Q3和第四匪OS管Q5的源极均连接至外接输出端Vout、第四稳压二极管D4的阳极以及本抑制器的第七引出脚和第八引出脚;所述第一NMOS管Q2的栅极和所述第二NMOS管Q4的栅极分别通过第五电阻R5和第六电阻R6连接至第三电阻R3的第一端，所述第一 NMOS管Q2的源极和第二 NMOS管Q4的源极均连接至第三NMOS管Q3和第四NMOS管Q5的漏极和第三稳压二极管D3的阳极，所述第三稳压二极管D3的阴极连接至第三电阻R3的第一端和第二稳压二极管D2的阴极，所述第二稳压二极管D2的阳极接地;所述第三NMOS管Q3和第四NMOS管Q5的栅极分别通过第七电阻R7和第八电阻R8连接至第四电阻R4的第一端，所述第四电阻R4的第一端还连接至第四稳压二极管D4的阴极，所述第四电阻R4的第二端和第三电阻R3的第二端均与所述升压电路(3)的输出端T连接;所述第四电阻R4的第一端还连接至第六三极管Q6的集电极，所述第六三极管Q6的基极通过第十电阻RlO连接至方波发生电路(2)的第11管脚，所述第六三极管Q6的发射极接地；所述第四电阻R4的第一端还通过第二电容C2和第九电阻R9的并联体连接至本抑制器的第六引出脚;本抑制器的第5引出脚与地之间逆向导通连接有第五稳压二极管D5。
【文档编号】H02M1/32GK106058836SQ201610529191
【公开日】2016年10月26日
【申请日】2016年7月6日
【发明人】李迪伽
【申请人】深圳市振华微电子有限公司