专利名称：升压电路的制作方法
技术领域：
本发明涉及一种利用了三势阱结构的开关元件的负升压电路。
背景技术：
近年来，对作为非易失性半导体存储装置之一的闪存提出了以下要 求以单一电源电压或低电源电压读出数据、并改写数据。
一般来说，在
实施各个动作时，需要以片上(on-chip)方式设置一种升压电路，提供正 或负的升压电压。此外，在CMOS处理中，升压电路发生的电源电压还被 用于模拟电路的特性改善。
目前，已知有一种利用了三势阱(triple well)结构的开关元件的负升 压电路(参照专利文献1)。
图IO示出了以往的负升压电路的例子。在图10中，901是通过输入 2相时钟信号CLK1、 CLK2、进行升压动作来发生输出端子电压(负升压 电压)Vbb的负升压电路。该例中，第1列的升压单元列11、 12、 13、 14 和第2列的升压单元列21、 22、 23、 24各为4段的结构，是CLK1输入 第1列升压单元列的奇数段和第2列升压单元列的偶数段、CLK2输入第 1列升压单元列的偶数段和第2列升压单元列的奇数段的升压单元。15和 25是防止升压电压Vbb逆流的防逆流电路。M11至M14以及M21至M24 是将P阱与下一段的升压单元的输出端子连接从而受到基板控制而具有开 关元件功能的电荷转送晶体管(N沟道晶体管)。另外，M15至M16以 及M25至M26，是防逆流电路15、 25中的N沟道晶体管。Cll至C15 以及C21至C25是升压电容。
利用图11，对图10的负升压电路901的动作进行简单说明。例如， 以第2段的升压单元12和22为对象进行说明。
负升压电路901的2相时钟信号CLK1、 CLK2是相位相差180度的时钟。
首先，在时刻T1，由于CLK1是"H"(电源电压Vdd) ， CKL2是 "L"(接地电压Vss)，所以，升压单元12的电荷转送晶体管M12是非 导通状态，且输出端子电压下降而被负升压。这时，由于电荷转送晶体管 M12的P阱电压也同时下降，所以电荷转送晶体管M12的输入输出端子 电压和P阱电压可以保持在反向偏置状态。另一方面，随着升压单元22 的输出电压的上升，电荷转送晶体管M22变为导通状态，电荷从升压单 元22的输出端子转送至输入端子。由于这时，将电荷转送晶体管M22的 输入输出端子电压和P阱电压在保持反向偏置并同时上升，所以可以实现 抑制电荷转送晶体管M22的基板偏置效果的电荷转送。
接下来，在时刻T2， CLK1变为"L"(接地电压Vss) ， CLK2变为 "H"(电源电压Vdd)，所以可以切换升压单元12和22的动作。在时 刻T3，返回时刻T1的状态，重复实施负升压动作。
如上所述，采用图10的负升压电路901，可以总是将升压单元的输入 输出端子和P阱电压保持在反向偏置状态，来进行控制，因此，即便是在 使用由升压单元的输入输出端子(N扩散)、P阱、N阱的三势阱构成的 电荷转送晶体管的情况下，也可以抑制寄生双极晶体管所引起的升压效率 的降低，另外，还可以抑制电荷转送晶体管的基板偏置效果，提高升压动 作时电荷转送的效率。
专利文献l:特开2002-237192号公报
但是，上述现有负升压电路901存在一个课题，那就是由于例如升 压单元12的电荷转送晶体管M12的P阱与升压单元23的输出端子连接， 所以随着时钟信号CLK1、 CLK2的电压变化，对电荷转送晶体管M12的 P阱所形成的寄生电容以时钟信号CLK1、 CLK2的电压变化幅度来充放 电，致使消耗电流增加。
此外，还有一个课题是按照时钟信号CLK1、 CLK2提供的电荷被 当作电荷转送晶体管M12的P阱的充放电电荷使用，所以升压效率降低。
另外，还有一个课题是由于电荷转送晶体管M12的P阱与升压单 元23的输出端子连接，所以需要将电荷转送晶体管M12的P阱与其它电 荷转送晶体管分离，这样，布局面积就会增大。
发明内容
本发明的目的在于提供一种负升压电路，可以抑制用于各升压单元 的开关元件的基板偏置效果，同时，抑制消耗电流，抑制布局面积。
为了达到上述目的，本发明的负升压电路，通过将各升压单元的P阱 电位固定为升压单元各段的输出电位，来削减P阱-N阱间的充放电电荷 量、从而提高升压效率的。
具体而言就是，根据一观点，规定在具备在基板上具有第1导电型 的第1阱区、在所述第l阱区内具有第2导电型的第2阱区、包含所述第
1阱区内和所述第2阱区内其中一方或双方具备的第1开关元件群的升压
单元的升压电路中，包括第1升压单元列，由N段(N^l)所述升压 单元构成；第2升压单元列，由M段(M^l)所述升压单元构成；第l 模拟比较电路，对所述第1升压单元列的第i段(1Si^N)的所述升压单 元的输出电位和所述第2升压单元列的第i段(lSi^M)的所述升压单 元的输出电位进行比较。所述第1模拟比较电路的输出电位施加在位于第 k段(1^kSi)的1个以上的所述升压单元具备的所述第1开关元件群的 所述第2阱区。
此外，根据另一观点，规定在具备在基板上具有第1导电型的第1
阱区、在所述第1阱区内具有第2导电型的第2阱区、包含所述第1阱区 内和所述第2阱区内其中一方或双方具备的第1开关元件群的升压单元的 升压电路中，包括第1升压单元列，由N段(N^l)所述升压单元构 成；和第2升压单元列，由M段(M^1)所述升压单元构成。所述第1 升压单元列的第i段(1芸i^N)的所述升压单元的所述第2阱区和所述第 2升压单元列的第i段(lSi^M)的所述升压单元的所述第2阱区形成了 共享的布局(layout)。
根据本发明，可以将各升压单元的第2阱区的电位固定为升压单元各 段的输出电位，在抑制寄生双极晶体管带来的升压效率的降低、抑制电荷 转送晶体管的基板的偏置效果的基础上，可以削减P阱-N阱间的充放电 电荷量，削减消耗电流。此外，通过削减P阱-N阱间的充放电电荷量， 可以增加从下一段向前一段转送的电荷量，提高升压效率。此外，使第2
7阱区形成共享布局，可以削减布局面积。
图1是本发明的负升压电路的构成例的框图。
图2 (a)和(b)是表示本发明的负升压电路的具体构成例的电路图。 图3是本发明的负升压电路的另一构成例的框图。 图4是本发明的负升压电路的另一具体构成例的电路图。 图5是本发明的负升压电路的又一构成例的框图。 图6 (a)和(b)是表示本发明的负升压电路的又一具体构成例的电 路图。
图7 (a)和(b)是表示本发明的负升压电路的又一具体构成例的电 路图。
图8 (a)和(b)是表示本发明的负升压电路的布局构成例的平面图。 图9 (a)和(b)是表示本发明的负升压电路的另一布局构成例的平 面图。
图io是一例表示现有负升压电路的电路图。
图11是图10的负升压电路的2相时钟信号的波形图。
图中
100、 300、 500 —负升压电路，101 106 —升压单元，107、 108_防 逆流电路，109 115 —升压单元的输入输出端子，116 118 —模拟比较电 路，119 121—模拟比较电路的输出端子，201 —电荷转送晶体管(Nch 晶体管)，202、 203—Nch晶体管，301—模拟比较电路，302、 303_防 逆流电路的中间端子，304 —模拟比较电路的输出端子，401 —连接为二极 管的Nch晶体管，601 —电荷转送晶体管(Nch晶体管)，602 —子电荷转 送晶体管(Nch晶体管)，603 —连接为二极管的Nch晶体管，701 —电荷 转送晶体管(Nch晶体管)，702—Pch晶体管，703—Nch晶体管，704_ 连接为二极管的Nch晶体管，901 —负升压电路，Cl、 C2 —升压电容，C3 —子升压电容，CLKl CLK4 —时钟信号，NT—深的N阱，PW—P阱， Vbb—负升压电压。
具体实施例方式
下面，参照附图，对本发明的实施方式的负升压电路进行说明。
图1示出了本发明的负升压电路的构成例。在图1中，ioo是通过输 入2相时钟信号CLK1、 CLK2进行负升压动作，来发生输出端子电压(负 升压电压)Vbb的两个并列的负升压电路；101、 102、 103、 104、 105、 106是形成第1列和第2列的结构，为CLK1被输入第1列的奇数段、CLK2 被输入第1列的偶数段、CLK2被输入第2列的奇数段、CLK1被输入第2 列的偶数段的升压单元；107、 108是防止负升压电压Vbb逆流的防逆流 电路；109、 110、 111、 112、 113、 114、 115是升压单元101 106的输入 输出端子；116、 117、 118是输出与第1列和第2列的同段的升压单元的 各输入输出端子的电压中较小一方(绝对值大的值)的模拟比较电路的一 例；119、 120、 121是连接在各升压单元和防逆流电路的P阱(PW)上的 模拟比较电路116、 117、 118的输出端子。
图2 (a)是升压单元101、 102、 103、 104、 105、 106和模拟比较电 路116、 117、 118的一个具体构成例。201是从作为升压单元输出端子的 输入输出端子IIO、 111、 112(113、 114、 115)向作为输入端子的输入输 出端子109、 110、 111 (109、 113、 114)转送电荷的电荷转送晶体管，它 是由三势阱结构构成的Nch (N沟道)晶体管；Cl是泵激(pumping)输 入输出端子110、 111、 112 (113、 114、 115)的升压电容；202、 203是 用于模拟比较电路116、 117、 118的Nch晶体管。
图2 (b)是防逆流电路107、 108的一个具体构成例，包括电荷转 送晶体管201，它是由三势阱结构构成的Nch晶体管，从负升压电路IOO 的输出端子向作为输入端子的输入输出端子112 (115)转送电荷;'和升压 电容C2。
图1的负升压电路100的2相时钟信号CLK1、 CLK2的波形与图11 相同。利用图11，对图1的负升压电路100的动作进行说明。
在日寸亥IJT1的状态下，如果CLK1由"L"变为"H" 、 CLK2由"H" 变为"L"，升压单元102、 104、 106的输入输出端子111、 113、 115的 电位就会被负升压(降压)，电荷就会分别通过升压单元103、 105、防逆流电路108的各个电荷转送晶体管201，从输入输出端子112向输入输出 端子111、从输入输出端子114向输入输出端子113、从负升压电路100 的输出端子向输入输出端子115转送。这时，模拟比较电路116由于被负 升压的输入输出端子113与没被负升压的输入输出端子110的电位关系， Nch晶体管202变为关断状态，Nch晶体管203变为导通状态，输入输出 端子113的电位被输出至模拟比较电路116的输出端子119，向升压单元 101和升压单元104的P阱提供。同样，输入输出端子111的电位被输出 至模拟比较电路117的输出端子120，向升压单元102和升压单元105的 P阱提供。输入输出端子115的电位被输出至模拟比较电路118的输出端 子121，向升压单元103和升压单元106的P阱以及防逆流电路107和防 逆流电路108的P阱提供。
在时刻T2的状态下，如果CLK1由"H"变为"L" 、 CLK2由"L" 变为"H"，升压单元IOI、 103、 105的输入输出端子110、 112、 114的 电位就会被负升压，电荷就会分别通过升压单元102、 106和防逆流电路 107的各个电荷转送晶体管201，从输入输出端子111向输入输出端子IIO、 从输入输出端子115向输入输出端子114、从负升压电路100的输出端子 向输入输出端子112转送。这时，模拟比较电路116，由于被负升压的输 入输出端子110与没被负升压的输入输出端子113的电位关系，Nch晶体 管202变为导通状态，Nch晶体管203变为关断状态，输入输出端子IIO 的电位被输出至模拟比较电路116的输出端子119，向升压单元101和升 压单元104的P阱提供。同样，输入输出端子114的电位被输出至模拟比 较电路117的输出端子120，向升压单元102和升压单元105的P阱提供。 输入输出端子112的电位被输出至模拟比较电路118的输出端子121，向 升压单元103和升压单元106的P阱以及防逆流电路107和防逆流电路108 的P阱提供。
这样，根据图1的负升压电路100，就可以将各升压单元101 106 以及各防逆流电路107、 108的P阱电位固定在升压单元各段的输出电位 上，在抑制因寄生双极晶体管导致的升压效率下降的基础上，削减P阱-N 阱间的充放电电荷量，削减消耗电流。此外，削减P阱-N阱间的充放电 电荷量，可以使转送到下一段的电荷量增加，可以应对升压效率的提高和升压时钟的高速化，可以期待布局面积的削减。
另外，可以考虑P阱-N阱的耐压余量以及电路面积，对任意段数的 升压单元设置模拟比较电路116 118，在削减元件数量的基础上，也可以 获得与上述所示构成相同的效果。此外，在没有模拟比较电路的升压段的 升压单元中，通过在升压单元的输入端子或输出端子与P阱之间设置二极 管机构，可以期待避免在负升压电路起动时P阱与升压单元的输入输出 端子之间发生正向偏置，稳定负升压电路的动作。此外，通过向没有模拟 比较电路的其它负升压电路的升压单元的P阱，输出相应的升压段的模拟 比较电路的输出电压，就可以抑制负升压电路面积的增大。
图3示出了本发明的负升压电路的又一构成例。在图3中，300是通 过输入2相时钟信号CLK1、 CKL2、进行升压动作，来发生负升压电压 Vbb的两个并列的负升压电路。301是比较图1的防逆流电路107、 108的 各中间端子302、 303的电压并输出较小一方(绝对值大的值)的模拟比 较电路。304是模拟比较电路301的输出端子，与防逆流电路107、 108 的P阱连接。
图4是防逆流电路107、 108和模拟比较电路301的一个具体构成例。 401是防逆流电路的输入输出端子112 (115)与中间端子302 (303)之间 具备的、二极管连接的Nch晶体管。C2是对中间端子302 (303)进行负 升压的升压电容。另外，与图l、图2 (a)、图2 (b)相同的符号，表示 与它们相同内容。
与图1的不同点是，在图3的构成中，对防逆流电路107、 108设置 了模拟比较电路301，以较低的电压固定防逆流电路107、 108的P阱。所 以，可以抑制寄生双极晶体管的动作，抑制升压效率的下降。
另外，可以像图5的负升压电路500所示的那样，考虑P阱-N阱的 耐压余量和电路面积，对任意段数的升压单元设置模拟比较电路116 118，在削减元件数量的基础上，可以获得与上述所示构成同样的效果。 此外，在没有模拟比较电路的升压段的升压单元中，通过在升压单元的输 入端子或输出端子与P阱之间设置二极管机构，可以期待避免在负升压 电路起动时P阱与升压单元的输入输出端子之间发生正向偏置，稳定负升 压电路的动作。此外，通过向没有模拟比较电路的其它负升压电路的升压单元以及防逆流电路的P阱，输出相应的升压段的模拟比较电路的输出电 压，就可以抑制负升压电路面积的增大。
以上，虽然作为负升压电路的结构，采用的例子是使用2相时钟信号
CLK1、 CLK2的负升压电路，但作为图l、图3、图5的升压单元和防逆 流电路，在将三势阱的Nch晶体管用于升压单元，例如图6 (a)、图6 (b)所示的使用4相时钟信号CLK1、 CLK2、 CLK3、 CLK4的负升压电 路或图7 (a)、图7 (b)所示的使用2相时钟信号CLK1 、 CLK2的负 升压电路等的情况下，通过使用模拟比较电路116 118，也可以获得同样 效果，与升压单元和防逆流电路的构成无关。
另外，在图6 (a)中，601是电荷转送晶体管(Nch晶体管)；602 是子电荷转送晶体管(Nch晶体管)；C3是子升压电容。此外，在图6 (b) 中，603是二极管连接的Nch晶体管。在图7 (a)中，701是电荷转送晶 体管(Nch晶体管)；702是Pch晶体管；703是Nch晶体管。此外，在 图7 (b)中，704是二极管连接的Nch晶体管。
此外，图示的模拟比较电路116 118的构成是一个实例，只要功能 相同，其它构成也可以。
图8 (a)、图8 (b)是一例表示本发明的负升压电路的布局构成的 平面图，示出了图1所示的升压单元101 106的电荷转送晶体管201和 模拟比较电路116 118。另夕卜，NT是基板上的较深的N阱；PW是形成 在该N阱区域内的P阱。
根据图8 (a)，模拟比较电路116 (或117、 118)的输出端子119 (或 120、 121)与升压单元101和104 (或102和105，或103和106)的电荷 转送晶体管201的P阱连接，而且，该P阱被对两个升压单元101、 104 的电荷转送晶体管201共享布局。
根据图8 (a)，可以在由模拟比较电路116的输出电压控制的存在于 两个以上的升压单元101、 104内的三势阱结构的开关元件201中，将P 阱共享布局，削减布局面积。
另外，图8 (a)的布局构成是一个实例，可以像图8 (b)、以及图9 (a)、图9 (b)那样，不管升压单元的段数，将由模拟比较电路116的 输出电压控制的开关元件201的P阱的布局任意分离、共享。
12此外，当然，防逆流电路的P阱的布局也可以与升压单元同样，任意 分离、共享
如上所述，本发明的负升压电路具有以下特征在构成升压单元的三 势阱结构的元件中，在抑制基板的偏置效果的基础上，可以削减消耗电流， 削减电路面积、布局面积。因此，本发明作为用于改善非易失性半导体存 储装置、CMOS工艺下的模拟电路特性的电源发生电路等十分有用。
此外，本发明还可以应用在DRAM等易失性半导体存储装置、液晶
装置、便携式机器的电源电路等中。
权利要求
1.一种升压电路，具备升压单元，其在基板上具有第1导电型的第1阱区，在所述第1阱区内具有第2导电型的第2阱区，包含所述第1阱区内和所述第2阱区内任意一方或双方所具备的第1开关元件群，其特征在于，包括第1升压单元列，由N段(N≥1)所述升压单元构成；第2升压单元列，由M段(M≥1)所述升压单元构成；第1模拟比较电路，对所述第1升压单元列的第i段(1≤i≤N)的所述升压单元的输出电位和所述第2升压单元列的第i段(1≤i≤M)的所述升压单元的输出电位进行比较，将所述第1模拟比较电路的输出电位，施加在位于第k段(1≤k≤i)的1个以上的所述升压单元所具备的所述第1开关元件群的所述第2阱区。
2. 根据权利要求1所述的升压电路，其特征在于，还包括防逆流电路，在所述基板上具有第1导电型的第3阱区，在所述第3阱区内具有第2导电型的第4阱区，包含所述第3阱区内和所述第4阱区内任意一方或双方所具备的第2开关元件群，对所述第1升压单元列再加上所述防逆流电路，构成第3升压单元列， 对所述第2升压单元列再加上所述防逆流电路，构成第4升压单元列， 将第i段(1^i^N和1Si芸M)所述升压单元所具备的所述第1模拟比较电路的输出电位，施加在1个以上的所述防逆流电路所具备的所述第2开关元件群的所述第4阱区。
3. 根据权利要求l所述的升压电路，其特征在于，还包括 防逆流电路，其在所述基板上具有第1导电型的第3阱区，在所述第3阱区内具有第2导电型的第4阱区，包含所述第3阱区内和所述第4阱 区内任意一方或双方所具备的第2开关元件群；第3升压单元列，对所述第1升压单元列再加上所述防逆流电路而构成；第4升压单元列，对所述第2升压单元列再加上所述防逆流电路而构 成；和第2模拟比较电路，对所述第3升压单元列所具备的所述防逆流电路 的第1内部节点电压、和所述第4升压单元列所具备的所述防逆流电路的 第2内部节点电压进行比较，对1个以上的所述防逆流电路所具备的所述第2开关元件群的所述第 4阱区，施加所述第2模拟比较电路的输出电位。
4. 根据权利要求l所述的升压电路，其特征在于， 所述第l模拟比较电路，被对所述升压单元的所有段设置。
5. 根据权利要求1所述的升压电路，其特征在于，所述第1模拟比较电路，被对所述升压单元的每任意段数设置。
6. 根据权利要求1所述的升压电路，其特征在于，所述第1模拟比较电路，在所述基板上具有第1导电型的第5阱区， 在所述第5阱区内具有第2导电型的第6阱区，在所述第6阱区内具有第 3开关元件群。
7. 根据权利要求3所述的升压电路，其特征在于，所述第2模拟比较电路，在所述基板上具有第1导电型的第7阱区， 在所述第7阱区内具有第2导电型的第8阱区，在所述第8阱区内具有第 4开关元件群。
8. 根据权利要求6所述的升压电路，其特征在于，将所述第1开关元件群的所述第2阱区和所述第3开关元件群的所述 第6阱区的布局共享化。
9. 根据权利要求7所述的升压电路，其特征在于，将所述第2开关元件群的所述第4阱区和所述第4开关元件群的所述 第8阱区的布局共享化。
10. —种升压电路，具备升压单元，在基板上具有第1导电型的第 l阱区，在所述第1阱区内具有第2导电型的第2阱区，包含所述第l阱 区内和所述第2阱区内任意一方或双方所具备的第1开关元件群，其特征 在于，包括第l升压单元列，由N段(N^l)所述升压单元构成；和第2升压单元列，由M段(M^l)所述升压单元构成，将所述第1升压单元列的第i段(1^i芸N)的所述升压单元的所述第2阱区、和所述第2升压单元列的第i段(1^i^M)的所述升压单元的所述第2阱区的布局共享化。
11.根据权利要求io所述的升压电路，其特征在于，还包括防逆流电路，其在所述基板上具有第1导电型的第3阱区，在所述第3阱区内具有第2导电型的第4阱区，包含所述第3阱区内和所述第4阱区内任意一方或双方所具备的第2开关元件群，对所述第1升压单元列再加上所述防逆流电路，构成第3升压单元列， 对所述第2升压单元列再加上所述防逆流电路，构成第4升压单元列， 将所述第3升压单元列所具备的所述防逆流电路的所述第4阱区、和所述第4升压单元列所具备的所述防逆流电路的所述第4阱区的布局共享化。
全文摘要
本发明提供一种升压电路，通过抑制电荷转送效率的降低，控制具有三势阱结构的开关元件的P阱电位，可以降低消耗电力，削减布局面积。包括第1升压单元列(101、102、103)和第2升压单元列(104、105、106)。还包括对各个升压单元的同段的电位进行比较，选择较低侧的电位并进行输出的模拟比较电路(116、117、118)。根据这些模拟比较电路的输出电位，控制开关元件的P阱电位。这样，就可以抑制P阱电位的振幅，而且使P阱区的布局共享。
文档编号H02M3/07GK101594051SQ20091014204
公开日2009年12月2日 申请日期2009年5月27日 优先权日2008年5月29日
发明者山平征二 申请人:松下电器产业株式会社