专利名称：升压电路的制作方法
技术领域：
本发明涉及升压电路，具体涉及从升压端子输出高于电源电压的升压电压的升压电路。
背景技术：
现在，在半导体装置中有时使用从升压端子输出比电源电压高的升压电压的升压 电路。例如，在非易失半导体装置中，存储单元晶体管进行写入时及删除时要使用升压电 压，因此搭载有升压电路。作为该升压电路，众所周知例如利用升压效率高的4相时钟信号驱动的阈值抵消 型升压电路。该升压电路通常具备将输入电压Vi升压后输出的多个升压单元。升压电路 例如具备4个升压单元，将电荷从第1级升压单元的升压电容传送至第2级升压单元的升 压电容，同样地将电荷从第2级传送至第3级，同样地将电荷从第3级传送至第4级，从而 在升压端子得到升压电压。因此，就传统的升压电路中搭载的升压单元进行说明。图6是传统升压单元的示意图。若时钟端子CLKS的电压从接地电压成为电源电压V2，则因电容Cl2的耦合而节点 Vz的电压成为输入端子VIN的输入电压Vl和电源电压V2的合计电压(V1+V2)而变得非 常高，电荷传送晶体管Mll导通，输出端子VOUT的输出电压成为输入端子VIN的输入电压 VI，通过输入端子VIN的输入电压VI，升压电容Cll蓄积电荷。这时输出端子VOUT和输入 端子VIN的电压相等，因此晶体管M12的栅极电压和源极电压相等，晶体管M12的栅极-源 极间电压低于阈值电压，从而晶体管M12截止。此外，若时钟端子CLKM的电压从接地电压成为电源电压V2，则因升压电容Cll的 耦合而在输出端子VOUT中传送至升压电容Cll的输入端子VIN的输入电压Vl升压至输入 端子VIN的输入电压Vl和电源电压V2的合计电压(V1+V2)。这时输出端子VOUT的输出电 压变得非常高，晶体管M12导通，节点Vz的电压成为输入端子VIN的输入电压Vl。因而，节 点Vz和输入端子VIN的电压相等，所以电荷传送晶体管Mll的栅极电压和源极电压相等， 且电荷传送晶体管Mll的栅极-源极间电压低于阈值电压，从而电荷传送晶体管Mll截止。这时，控制成使复位端子R的电压成为比电源电压V2高的规定电压。此外，电源 电压V2施加在端子VCC。即，晶体管M13的栅极电压成为上述规定电压，源极电压成为电源 电压V2，由于晶体管M13的栅极-源极间电压高于阈值电压，晶体管M13导通。节点Vz放 电，以从输入端子VIN的输入电压Vl和电源电压V2的合计电压(V1+V2)成为电源电压V2 和晶体管M14的阈值电压的合计电压(例如，参照专利文献1 日本特开2003-250263号公 报)。但是，在传统技术中，当升压电路复位时要对复位端子R使用比电源电压V2高的 规定电压，因此另外需要用于复位的升压电路。因而，升压电路的电路规模会相应地变大。
发明内容
本发明鉴于上述课题构思而成，其目的在于提供电路规模小的升压电路。(1)为了解决上述课题，本发明的第1方面提供一种升压电路，该升压电路从升压端子输出比电源电压高的升压电压，其特征在于，包括至少一个升压单元和放电电路，该 升压单元具有电荷传送晶体管，在导通状态下将输入电压作为输出电压从输出端子输出； 输出电压升压电容，配置在所述输出端子与第一时钟端子之间，根据所述电荷传送晶体管 截止状态下的第一时钟信号的输入，将所述输出电压升压；控制晶体管，对所述电荷传送晶 体管进行导通/截止控制；栅极电压升压电容，配置在第二时钟端子与所述电荷传送晶体 管的栅极之间，根据第二时钟信号的输入将所述电荷传送晶体管的栅极电压升压，使所述 电荷传送晶体管成为导通状态；以及复位晶体管，通过施加于栅极的所述电源电压而成为 导通状态，使所述电荷传送晶体管的栅极复位，该放电电路在升压动作结束后，使所述升压 端子放电。(2)本发明第2方面的特征在于在上述第1方面的升压电路中，所述复位晶体管 在栅极上被施加所述电源电压且源极上被施加所述升压电压时成为导通状态，使作为漏极 的所述电荷传送晶体管的栅极电压返回到所述电源电压，在升压动作结束后，所述放电电 路使所述升压端子的电压从所述升压电压返回到所述电源电压。(3)本发明第3方面的特征在于在上述第1方面的升压电路中，所述复位晶体管 在栅极和源极上被施加所述电源电压时成为导通状态，使作为漏极的所述电荷传送晶体管 的栅极电压返回到所述电源电压，在升压动作结束后，所述放电电路使所述升压端子的电 压从所述升压电压返回到所述电源电压。(4)本发明第4方面的特征在于在上述第1方面或第2方面或第3方面的升压 电路中，所述复位晶体管是耗尽型NMOS晶体管。(发明效果)在本发明中，在升压动作结束后将电荷传送晶体管的栅极复位的复位晶体管，在 栅极上被施加电源电压时成为导通状态，使电荷传送晶体管的栅极复位，因此不需要用于 复位的升压电压，从而无需相应地设置其它升压电路。因而，升压电路的电路规模变小。
图1是升压电路的示意图。图2是升压单元的示意图。图3是表示升压动作中的升压单元的各端子的电压的时序图。图4是表示升压动作结束后升压单元的各端子的电压的时序图。图5是升压电压的时序图。图6是传统升压单元的示意图。
具体实施例方式以下，参照附图，就本发明的实施方式进行说明。图1是升压电路的示意图。升压电路具备电源端子VCC、升压端子VPP、时钟端子CLKl CLK4及复位端子RST。此外，升压电路具备升压单元11 14及放电电路22。时钟端子CLKl与升压单元11及升压单元13的内部时钟端子CLK连接。时钟端子CLK2与升压单元12及升压单元14的内部时钟端子CLK连接。时钟端子CLK3与升压单元11及升压单元13的内部时钟端子CLKX连接。时钟端 子CLK4与升压单元12及升压单元14的内部时钟端子CLKX连接。升压端子VPP与升压单元11 14的内部升压端子VPP连接。复位端子RST与升压单元11 14的内部复位端子RST连接。电源端子VCC与升压单元11的输入端子Vi连接，升压单元11的输出端子Vo与 升压单元12的输入端子Vi连接，升压单元12的输出端子Vo与升压单元13的输入端子Vi 连接，升压单元13的输出端子Vo与升压单元14的输入端子Vi连接，升压单元14的输出 端子Vo与升压端子VPP连接。放电电路22设于升压单元14的输出端子Vo与电源端子VCC之间。升压单元11 14将输入电压Vl升压后输出。放电电路22例如在升压端子VPP与电源端子VCC之间具有开关(未图示)，在升 压动作结束后，控制成使该开关导通，连接升压端子VPP与电源端子VCC，从而使升压端子 VPP放电，并使经升压单元11 14依次升压后的升压电压返回到电源电压V2。接着，对升压单元的结构进行说明。图2是升压单元的示意图。升压单元11具备节点Vg、输入端子Vi、输出端子Vo、用作第一时钟端子的内部时 钟端子CLK、用作第二时钟端子的内部时钟端子CLKX、内部复位端子RST及内部升压端子 VPP。此外，升压单元11具备输出电压升压电容Cl、栅极电压升压电容C2、电荷传送晶 体管Ml、控制晶体管M2及复位晶体管M3。电荷传送晶体管Ml设于输入端子Vi与输出端子Vo之间，该晶体管的栅极与节点 Vg连接。控制晶体管M2设于输入端子Vi与节点Vg之间，该晶体管的栅极与输出端子Vo 连接。输出电压升压电容Cl设于输出端子Vo与内部时钟端子CLK之间。栅极电压升压电 容C2设于内部时钟端子CLKX与节点Vg之间。复位晶体管M3设于内部升压端子VPP与节 点Vg之间，该晶体管的栅极连接到内部复位端子RST。此外，升压单元12 14的结构与升 压单元11的结构相同。电荷传送晶体管Ml在导通状态下输出输入电压Vl作为输出电压。若电荷传送晶 体管Ml截止，则输出电压升压电容Cl使用内部时钟端子CLK的时钟信号，将输出电压升 压。控制晶体管M2对电荷传送晶体管Ml进行导通/截止控制。栅极电压升压电容C2利 用内部时钟端子CLKX的时钟信号，将节点Vg的电压升压，使电荷传送晶体管Ml导通。复位晶体管M3与使用增强型的其它晶体管Ml、M2不同，而使用耗尽型NMOS晶体 管。复位晶体管M3在升压动作结束后，栅极上被施加电源电压V2，源极上被施加升压端子 VPP的升压电压，从而成为导通状态，使节点Vg复位，使节点Vg的电压返回到电源电压V2。 耗尽型NMOS晶体管具有负的阈值电压(-Vtnd)，例如即使栅极-源极间电压成为0V，该晶 体管也能导通。因此，在复位晶体管M3的栅极上被施加电源电压V2时，可以使节点Vg复 位。接着，对升压电路的动作进行说明。
图3是表示升压动作中的升压单元的各端子的电压的时序图。图4是表示升压动作结束后升压单元的各端子的电压的时序图。图5是表示升压电压的时序图。当升压电路进行升压动作时，控制成内部复位端子RST的电压成为接地电压。在各升压单元中，如图3所示，在时间tl t2，若内部时钟端子CLKX的电压从接地电压成为电源电压V2，则因栅极电压升压电容C2的耦合，节点Vg的电压成为输入端子 Vi的输入电压Vl和电源电压V2的合计电压(V1+V2)，变得非常高，电荷传送晶体管Ml导 通。由于电荷传送晶体管Ml导通，输出端子Vo的输出电压成为输入端子Vi的输入电压 Vl，通过输入端子Vi的输入电压Vl，电荷蓄积到输出电压升压电容Cl。这时，输出端子Vo和输入端子Vi的电压相等，因此控制晶体管M2的栅极电压和 源极电压相等，且控制晶体管M2的栅极-源极间电压低于阈值电压，控制晶体管M2截止。 此外，将该期间tl t2称为电荷传送期间。此外，在各升压单元中，如图3所示，在时间t2 t3，若内部时钟端子CLK的电压 从接地电压成为电源电压V2，则因输出电压升压电容Cl的耦合，而在输出端子Vo中传送至 输出电压升压电容Cl的输入端子Vi的输入电压Vl升压至输入端子Vi的输入电压Vl和 电源电压V2的合计电压(V1+V2)。这时输出端子Vo的输出电压变得非常高，由于栅极_源极间电压高于阈值电压， 所以控制晶体管M2导通，且节点Vg的电压成为输入端子Vi的输入电压VI。从而，节点Vg 和输入端子Vi的电压相等，因此电荷传送晶体管Ml的栅极电压和源极电压相等，且电荷传 送晶体管Ml的栅极-源极间电压低于阈值电压，电荷传送晶体管Ml截止。此外，将该期间 t2 t3称为升压期间。各升压单元分别如上述那样动作，但在升压电路中，各升压单元是通过各时钟端 子的电压来分别控制的，以在电荷传送期间或升压期间升压单元11及升压单元13动作时 使升压单元12及升压单元14在升压期间或电荷传送期间动作，即，使升压单元11及升压 单元13与升压单元12及升压单元14交互动作。升压电路将电荷从使输入电压(电源电压)升压至输出电压(2倍的电源电压) 的第1级升压单元11的输出电压升压电容Cl传送到使输入电压(2倍的电源电压)升压 至输出电压(3倍的电源电压)的第2级升压单元12的输出电压升压电容Cl，同样地，将电 荷从第2级传送到使输入电压(3倍的电源电压)升压到输出电压(4倍的电源电压)的第 3级，同样地，将电荷从第3级传送到使输入电压(4倍的电源电压)升压到输出电压(5倍 的电源电压)的第4级，从而在升压端子VPP得到比电源电压V2高的升压电压。在此，第4级升压单元的输出端子Vo上有负载(未图示)，因此升压电压不会立即 成为所希望的电压。因而，通过重复规定次数的上述那样的各升压单元的电荷传送期间及 升压期间的动作，升压电压能够成为所希望的电压。在各升压单元中，如图4所示，在时间tla中，内部复位端子RST的电压被控制成 为电源电压V2。此外，时钟端子CLK的电压被控制成为接地电压，时钟端子CLKX的电压被 控制成为电源电压V2。此外，放电电路22使升压端子VPP开始放电，以从高于电源电压V2的升压电压成 为原来的电源电压V2。因而，从开始放电(时间tla)经过规定的第一放电时间时，各升压单元的内部升压端子VPP的电压成为电源电压V2。这时内部复位端子RST的电压成为电源电压V2，S卩，复位晶体管M3的栅极电压成 为电源电压V2，因此复位晶体管M3的栅极-源极间电压成为高于阈值电压(-Vtnd)，复位 晶体管M3导通。这样，复位晶体管M3的漏极连接的节点Vg开始放电，以从输入端子Vi的 输入电压Vl和电源电压V2的合计电压(V1+V2)成为电源电压V2。因而，在经过规定的第 二放电时间时，节点Vg的电压成为电源电压V2。此外，如上 所述，放电电路22使升压端子VPP开始放电，以从高于电源电压V2的 升压电压成为原来的电源电压V2。这时，在经过上述的第一 第二放电时间之前，各升压单 元中，节点Vg不会完全被放电，因此节点Vg的电压非常高，电荷传送晶体管Ml维持导通。因而，若升压端子VPP从升压电压放电至电源电压V2，则各升压单元的输入端子 Vi也从输入端子Vi的输入电压Vl分别放电至电源电压V2，各升压单元的输出端子Vo也 从输入端子Vi的输入电压Vl和电源电压V2的合计电压(V1+V2)分别放电至电源电压V2。如图5所示，在时间til以前，未图示的使能端子EN的电压为低电平，而复位端子 RST的电压为高电平，升压电路不作升压动作，升压端子VPP的升压电压成为电源电压V2。 在时间tll，使能端子EN的电压成为高电平，而复位端子RST的电压成为低电平，升压电路 开始升压动作，升压电压开始升高。在时间tll tl2，升压电压逐渐升高。在时间tl2 tl3，在升压端子VPP上得到所希望的电压。在时间tl3，使能端子EN的电压成为低电平，而复位端子RST的电压成为高电平， 升压电路结束升压动作，升压端子VPP的升压电压开始降低。在时间tl3 tl4，升压电压 逐渐降低而成为电源电压V2。时间tl4 tl6的动作与上述的时间tll tl3的动作相 同。在此，无论何时的升压动作前，都必须使使能端子EN的电压控制成为低电平、使 复位端子RST的电压成为高电平，并且使升压端子VPP的升压电压控制成为电源电压V2。如以上所作的说明，依据本实施方式的升压电路，复位晶体管M3使用耗尽型NMOS 晶体管，因此在升压动作结束后复位晶体管M3使节点Vg复位的场合，能够通过电源电压来 控制复位晶体管M3，使节点Vg复位。从而不需要用于复位的新的升压电压，因此也不需要相应的其它升压电路。因而， 升压电路的电路规模也相应地变小。此外，在升压动作结束后(复位后)的再升压动作中，节点Vg被完全放电，因此节 点Vg的电压高，所以电荷传送晶体管Ml通常会处于导通状态，不会出现不进行升压动作的 现象，而进行正常的升压动作。此外，在升压动作前升压端子VPP及各升压单元的节点Vg的电压必须成为电源电 压V2，因此自开始升压时到升压电压稳定时为止的期间以及升压电压稳定的期间无论在哪 个升压时都几乎不变。具体地说，作为前者的期间，时间tll tl2的期间与时间tl4 tl5的期间大致相等。作为后者的期间，时间tl2 tl3的期间与时间tl5 tl6的期间大
致相等。因而，例如在非易失半导体装置中，若存储单元晶体管在写入时及删除时使用本 实施方式的升压电压，则无论在哪个升压时对存储单元晶体管的压力上都难以出现偏差。 艮口，难以出现例如在某个升压时存储单元晶体管的写入深而在其它的升压时浅的现象。
再者，所说明的实施方式中，对串联设置4个升压单元的场合进行了说明，但是升 压单元的数目可以是任意的，至少有一个即可。升压单元的数目是根据所希望的升压电压 来适当选择的。此外，放电电路22在图1中设置在升压单元14的输出端子Vo，但是设置在其它升 压单元的输出端子上也可。这样，各升压单元的输出端子更加可靠地放电。此外，在图1中说明的实施方式中，各升压单元的内部升压端子VPP与升压电路的 升压端子VPP连接。这是为了防止升压动作中因复位晶体管M3的截止泄漏电流而出现的升 压能力的降低，或升压动作中因复位晶体管M3的各端子的电压差较大而出现的复位晶体 管M3的劣化。对此虽然未作图示，将各升压单元的内部升压端子VPP连接至电源端子VCC 也可。从而，使来自升压端子VPP的布线减少，且使对升压端子VPP形成的寄生电容等的负 载减少。此外，在上述的说明中，在升压动作结束后，节点Vg立即 复位，但是在升压动作结 束后再经过规定时间时，节点Vg复位也可(未图示)。这样第二放电时间实际上得到延长， 因此节点Vg不完全放电的时间变长，节点Vg的电压非常高的时间变长，且电荷传送晶体管 Ml可以导通的时间变长。因而，各升压单元的输入端子Vi及输出端子Vo各自更加可靠地 进行放电。符号说明11升压单元Vg 节点Vi输入端子Vo输出端子CLK、CLKX内部时钟端子RST内部复位端子VPP内部升压端子Cl输出电压升压电容C2栅极电压升压电容Ml电荷传送晶体管M2控制晶体管M3复位晶体管
权利要求
一种升压电路，该升压电路从升压端子输出比电源电压高的升压电压，其特征在于，包括至少一个升压单元和放电电路，该升压单元具有电荷传送晶体管，在导通状态下将输入电压作为输出电压从输出端子输出；输出电压升压电容，配置在所述输出端子与第一时钟端子之间，根据所述电荷传送晶体管截止状态下的第一时钟信号的输入，将所述输出电压升压；控制晶体管，对所述电荷传送晶体管进行导通/截止控制；栅极电压升压电容，配置在第二时钟端子与所述电荷传送晶体管的栅极之间，根据第二时钟信号的输入将所述电荷传送晶体管的栅极电压升压，使所述电荷传送晶体管成为导通状态；以及复位晶体管，通过施加于栅极的所述电源电压而成为导通状态，使所述电荷传送晶体管的栅极复位，该放电电路在升压动作结束后，使所述升压端子放电。
2.如权利要求1所述的升压电路，其特征在于所述复位晶体管在栅极上被施加所述电源电压且源极上被施加所述升压电压时成为 导通状态，使作为漏极的所述电荷传送晶体管的栅极电压返回到所述电源电压，在升压动作结束后，所述放电电路使所述升压端子的电压从所述升压电压返回到所述 电源电压。
3.如权利要求1所述的升压电路，其特征在于所述复位晶体管在栅极和源极上被施加所述电源电压时成为导通状态，使作为漏极的 所述电荷传送晶体管的栅极电压返回到所述电源电压，在升压动作结束后，所述放电电路使所述升压端子的电压从所述升压电压返回到所述 电源电压。
4.如权利要求1、权利要求2或权利要求3所述的升压电路，其特征在于所述复位晶 体管是耗尽型NMOS晶体管。
全文摘要
本发明提供减小电路规模的升压电路。在升压动作结束后复位晶体管(M3)使节点(Vg)复位的场合，通过电源电压控制复位晶体管(M3)，节点(Vg)复位，因此不需要用于复位的新的升压电压，随之也不需要其它的升压电路。因而，升压电路的电路规模也相应地减小。
文档编号H02M3/07GK101820218SQ20101011501
公开日2010年9月1日 申请日期2010年1月29日 优先权日2009年1月29日
发明者宇都宫文靖, 见谷真 申请人:精工电子有限公司