电源钳位esd电路的制作方法
【专利摘要】本发明公开了一种电源钳位ESD保护电路，包括：一检测电路，一缓存电路，一泄放电路。所述缓存电路，由一个反相器，或三个串接的反相器，或五个串接的反相器组成；在所述缓存电路的第一个反相器的电源端与电源电压的连线中串接一个二极管连接的NMOS晶体管，即该NMOS晶体管的栅极和漏极与电源电压相连接，其源极与所述第一个反相器的电源端相连接。本发明能在芯片正常工作时，保证ESD电路处于关闭状态，不影响芯片正常工作。
【专利说明】电源钳位ESD电路
【技术领域】
[0001]本发明涉及ESD (静电放电）保护领域，特别是涉及一种电源钳位ESD电路。
【背景技术】
[0002]近些年随着集成电路工艺的快速发展，MOS管的线宽越来越窄，结深越来越浅，栅氧层的厚度也越来越薄，这些都加速了电路设计对ESD的需求。当线宽为Iym时，ESD事件对电路的影响很小，当进入O. 18 μ m、0. 13 μ m时代，尤其是90纳米以下时代，ESD成为了刻不容缓的问题。
[0003]通用的ESD 分为 HBM (Human body model 人体模式)模式,MM (machine model 机器模式）模式和CDM (Charged device model带电模式）模式。HBM和MM模式是外部对芯片进行放电，仅仅依靠输入输出端口的ESD保护电路是远远不够的，还需要在电源和地之间加ESD保护电路（电源钳位ESD电路)，从而能够更加快速的泄放电流，以保证整个芯片的ESD性能。
[0004]参见图I所示，现有的电源钳位ESD电路包括检测电路，缓冲电路和泄放电路。
[0005]检测电路由二极管连接的NMOS晶体管Ml和电容Cl组成，其RC延时时间决定着泄放电流的时间，延时时间越大，泄放电流时间也就越多。该检测电路用于检测ESD脉冲，正确区分ESD脉冲和正常的电源上电脉冲。当电源正常上电时，检测电路要保证电源钳位ESD电路不开启，当发生ESD事件时，检测电路要能够迅速检测到ESD脉冲，并引导电源钳位ESD电路工作，从而泄放电流，保护芯片内部电路。
[0006]缓冲电路，由三个串联连接的反相器INVl?INV3组成，用于放大检测电路的输出，给泄放电路提供驱动能力，从而驱动泄放电路工作。
[0007]泄放电路，由NMOS晶体管M2组成，用于泄放ESD电流的，当发生ESD事件时，泄放电路能正常打开泄放ESD电流；当电路正常工作时，泄放电路是关闭的。由于发生ESD事件时，电流都是安培量级的，泄放电路的NMOS晶体管尺寸都较大。
[0008]电源正常上电的时间一般为Ims左右，而发生ESD事件的时间为几十纳秒或者几百衲秒。检测电路不仅要正确区分ESD脉冲和正常的电源上电脉冲，还要尽量增加延时时间，从而增加泄放ESD电流的时间。图I中的检测电路用二极管连接的NMOS晶体管代替电阻，节省了芯片面积，增加了等效电阻，增加了延时时间，进而使泄放电流时间增加。但是在O. 13 μ m或者更小尺寸的工艺中，电源电压比较低，会导致反相器INVl状态混乱，影响芯片正常工作。
[0009]在芯片正常工作时，反相器INVl的输入端是高电平，但是实际电压值是电源电压减掉一个阈值电压，这就会导致反相器INVl处于半导通或者临界导通状态，泄放电路可能会导通，进而影响芯片正常工作。
【发明内容】
[0010]本发明要解决的技术问题是提供一种电源钳位ESD电路，在芯片正常工作时，保证ESD电路处于关闭状态，不影响芯片正常工作。[0011]为解决上述技术问题，本发明的电源钳位ESD电路，包括：[0012]一检测电路，由一采用二极管连接的第一 NM0S晶体管和一电容组成，该第一 NM0S 晶体管的栅极和漏极与电源电压相连接，其源极与所述电容的一端相连接，该电容的另一端接地；[0013]一缓存电路，由一个反相器，或三个串接的反相器，或五个串接的反相器组成，其输入端与第一 NM0S晶体管的源极和所述电容的连接端相连接；[0014]一泄放电路，由一第二 NM0S晶体管组成，其栅极与所述缓存电路的输出端相连接，其漏极与电源电压相连接，其源极接地；其中：[0015]在所述缓存电路的第一个反相器的电源端与电源电压的连线中串接一个二极管连接的第三NM0S晶体管，即该第三NM0S晶体管的栅极和漏极与电源电压相连接，其源极与所述第一个反相器的电源端相连接。[0016]本发明与现有的电源钳位ESD电路相比，在ESD保护电路不工作时，能够更好的保证ESD电路的可靠性，尤其增加了电源钳位ESD电路不工作时的可靠性；使得在芯片正常工作时，电源钳位ESD电路处于稳定的关闭状态，安全可靠，不影响芯片正常工作。【专利附图】
【附图说明】[0017]下面结合附图与【具体实施方式】对本发明作进一步详细的说明：[0018]图1是现有的电源钳位ESD电路原理图；[0019]图2是本发明的电源钳位ESD电路一实施例原理图。【具体实施方式】[0020]参见图2所示，在下面的实施例中，本发明所述的电源钳位ESD电路，包括：[0021]一检测电路，由第一 NM0S晶体管Ml和电容组成。第一 NM0S晶体管Ml采用二极管连接的方式，栅极和漏极与电源电压VDD相连接，其源极与所述电容C1的一端相连接，该电容C1的另一端接地GND。[0022]一缓存电路，由三个串接的反相器INV1~INV3组成，其中第一个反相器INV1的输入端与第一 NM0S晶体管Ml的源极和所述电容Cl的连接端相连接。在所述第一个反相器INV1的电源端与电源电压VDD的连线中串接一个二极管连接的第三NM0S晶体管M3。[0023]一泄放电路，由一第二 NM0S晶体管M2组成，其栅极与第三反相器INV3的输出端相连接，其漏极与电源电压VDD相连接，其源极接地GND。[0024]比较图1可以看出，本发明所述的电源钳位ESD电路是在现有的电源钳位ESD电路基础上，在第一个反相器INV1的电源端增加一个二极管连 接的NM0S晶体管M3，其尺寸和第一 NM0S晶体管Ml管相当。当芯片正常工作，第一个反相器INV1输入端的电压为电源电压VDD减掉一个NM0S晶体管的阈值电压，此时第一个反相器INV1的电源电压也同样需要减掉一个阈值电压，因此第一个反相器INV1中的PM0S晶体管处于稳定的关闭状态，第一个反相器INV1的输出也是稳定的低电平,不会受干扰。正常上电的时间一般为1ms,而ESD事件的时间一般为几十纳秒或者几百纳秒，检测电路的延时时间要能够正确区分是正常上电还是ESD事件，因此延时时间要在这两者时间之间。正常的电源上电时，检测电路的输出点就会随电源电压缓慢上升，缓冲电路的输出端就保持为低电压，故泄放电路关闭，电源钳位ESD电路不工作。当发生ESD事件时，电源电压VDD瞬间为高电压，而由第一 NMOS晶体管Ml和电容Cl构成的检测电路，由于延时其输出端点上升比较缓慢，相当于保持一段时间的低电压，而缓冲电路就输出高电压驱动泄放电路的第二 NMOS晶体管M2导通，从而泄放ESD电流。泄放电流的时间由延时时间决定，延时时间长，泄放ESD电流时间就长，ESD电流就能泄放的更干净，从而芯片就更安全。
[0025]当工艺进入0.13 μ m甚至更低时，电源电压也会随着降低，例如90nm工作中，电源电压约IV，检测电路中第一 NMOS晶体管Ml阈值电压为0.4V，那么在芯片正常工作时，第一个反相器INVl的输入端电压为0.6V，这个电压就会使得第一个反相器INVl中的PMOS管处于临界导通状态，如果由于干扰而使得状态改变，就会导致泄流电路的第二 NMOS晶体管M2导通，这就会影响芯片正常工作。本发明由于在第一个反相器INVl和电源之间串接一个二极管连接的NMOS管M3。在芯片正常工作时，如果第一个反相器INVl的输入端电压为
0.6V，那么第一个反相器INVl电源电压也是0.6V，这样就能保证第一个反相器INVl中的PMOS晶体管处于稳定关闭状态，从而保证芯片正常工作。
[0026]所述缓存电路也可以由一个反相器组成，还可以由五个串接的反相器组成。
[0027]虽然本发明利用具体的实施例进行说明，但是对实施例的说明并不限制本发明的范围。本领域内的熟练技术人员通过参考本发明的说明，在不背离本发明的精神和范围的情况下，容易进行各种修改或者可以对实施例进行组合。
【权利要求】
1. 一种电源钳位静电放电ESD电路，包括： 一检测电路，由一采用二极管连接的第一 NMOS晶体管和一电容组成，该第一 NMOS晶体管的栅极和漏极与电源电压相连接，其源极与所述电容的一端相连接，该电容的另一端接地； 一缓存电路，由一个反相器，或三个串接的反相器，或五个串接的反相器组成，其输入端与第一 NMOS晶体管的源极和所述电容的连接端相连接； 一泄放电路，由一第二 NMOS晶体管组成，其栅极与所述缓存电路的输出端相连接，其漏极与电源电压相连接，其源极接地； 其特征在于：在所述缓存电路的第一个反相器的电源端与电源电压的连线中串接一个二极管连接的第三NMOS晶体管，即该第三NMOS晶体管的栅极和漏极与电源电压相连接，其源极与所述第一个反相器的电源端相连接。
【文档编号】H02H9/00GK103840440SQ201210480247
【公开日】2014年6月4日 申请日期:2012年11月23日 优先权日:2012年11月23日
【发明者】马和良, 赵英瑞 申请人:上海华虹集成电路有限责任公司