本发明关于取样电路与取样方法，尤其关于提高取样准确度以及降低取样讯号的回转时间(slewtime)的取样电路与取样方法。
背景技术：
：：请参阅图1，其为习知开关增压电路(Bootstrappedswitch)的电路图。开关增压电路为常见的开关及取样电路(switchingandsamplingcircuit)。出自IEEElectronicsLetters之文献「Inputswitchconfigurationsuitableforrail-to-railoperationofswitchedopampcircuits」(1999/01,pp.8-9)即曾经对此电路作过探讨。开关增压电路100包含开关元件110、开关元件120、开关元件130、开关元件140、开关元件150、N型金氧半场效晶体管(以下简称NMOS)160以及电容元件170。开关增压电路100的输入VI及输出VO分别耦接NMOS160的源极(source)与漏极(drain)。NMOS160的栅极(gate)一方面透过开关元件150耦接至电压源V3，另一方面透过开关元件140耦接至电容元件170及开关元件110的其中一端。开关元件110的另一端耦接电压源V1。电容元件170的另一端透过开关元件120耦接至电压源V2，以及透过开关元件130耦接至NMOS160的源极与开关增压电路100的输入VI。电压源V1为高电压准位VDD，而电压源V2及电压源V3则耦接至地。基本上开关增压电路100的操作可以分为两阶段。第一阶段时，开关元件110、开关元件120及开关元件150导通且开关元件130及开关元件140不导通，此时电容元件170渐渐充电至VDD；另一方面，NMOS160因为其栅极耦接到地所以呈现关闭状态。第二阶段时，开关元件110、开关元件120及开关元件150不导通且开关元件130及开关元件140导通，此时NMOS160的栅极电压为输入电压VI加上电容元件170的跨压VDD。金氧半场效晶体管之导通电阻的公式为：因此第二阶段时NMOS160的导通电阻为可以发现导通电阻Ron不会随着输入电压VI变化，因此可以提升开关增压电路100的取样线性度。习知的开关增压电路100藉由在NMOS160的栅极与源极之间耦接电容元件170，并使电容元件170在NMOS160受栅极电压VDD开启之前预充电至VDD，使NMOS160在导通期间的栅极电压与输入电压VI相关，因此其导通电阻可以不随输入电压VI变化。然而此电容元件170也同时增加了开关增压电路100的电容性负载。更严重的是，在一个多位应用的电路中，当复数个开关增压电路100并联，此时前级电路将遭遇更大的电容性负载，这将影响前级电路的输出电压(即开关增压电路100的输入电压VI)的稳定度，例如相位边限(phasemargin)变差或是带宽下降，进而影响开关增压电路100的取样准确度。再者，由于电容性负载增加，开关增压电路100的取样讯号所需的回转时间亦会增加，导致开关增压电路100的取样线性度变差。技术实现要素：鉴于先前技术的不足，本发明的一目的在于提供一种取样电路与取样方法，以提高取样准确度以及取样线性度。本发明揭露了一种取样电路，用来取样一输入电压并产生一输出电压，包含：一开关元件，具有一控制端，于一第一开关状态不导通，并于一第二开关状态导通使该输出电压等于该输入电压；一电容元件，耦接该开关元件；一第一开关元件组，耦接该电容元件；一第二开关元件组，耦接该电容元件；一电压缓冲单元，耦接该开关元件、该电容元件、该第一开关元件组及该第二开关元件组，具有大的输入阻抗，且其输入端耦接该输入电压，输出端提供与该输入电压相等或近似的电压；其中，在该第一开关状态时，该第一开关元件组导通，且该第二开关元件组不导通，使该电容元件充电以在其两端产生一电压差，且在该第二开关状态时，该第一开关元件组不导通，且该第二开关元件组导通，使该输入电压经由该电压缓冲单元及该电容元件耦接至该开关元件的该控制端，使该控制端的电压实质上等于或近似该输入电压与该电容元件的该电压差的总合。本发明另揭露了一种取样方法，用以取样一输入电压以产生一输出电压，该取样方法包含：提供一开关元件，该开关元件具有一控制端，并且于导通状态时使该输出电压等于该输入电压；提供一电容元件，该电容元件耦接该开关元件；提供一第一开关元件组，该第一开关元件组耦接该电容元件；提供一第二开关元件组，该第二开关元件组耦接该电容元件；提供一电压缓冲单元，该电压缓冲单元耦接该开关元件、该电容元件、该第一开关元件组及该第二开关元件组，具有大的输入阻抗，且其输入端耦接该输入电压，输出端提供与该输入电压相等或近似的电压；于一第一开关状态时，控制该第一开关元件组导通，且该第二开关元件组不导通，使该电容元件充电以在其两端产生一电压差；于一第二开关状态时，控制该第一开关元件组不导通，且该第二开关元件组导通，使该输入电压经由该电压缓冲单元及该电容元件耦接至该开关元件的该控制端，使该控制端的电压实质上等于或近似该输入电压与该电容元件的该电压差的总合。本发明另揭露了一种取样电路，用来取样一输入电压并产生一输出电压，包含：一第一开关元件，具有一控制端，于导通时使该输出电压等于该输入电压；一电容元件，具有一第一端点及一第二端点；一第二开关元件，耦接该电容元件的该第一端点与一第一参考电位；一第三开关元件，耦接该电容元件的该第二端点与一第二参考电位；一第四开关元件，耦接该电容元件的该第一端点与该控制端；一第五开关元件，耦接该控制端与该第二参考电位；一电压缓冲单元，具有大的输入阻抗，其输入端耦接该输入电压，输出端提供与该输入电压相等或近似的电压；以及一第六开关元件，耦接该电容元件的该第二端点与该电压缓冲单元的输出端。本发明的取样电路与取样方法能够使取样电路之输入端遭遇较小的电容性负载，因此相较于习知技术，本发明的取样电路与取样方法可以降低取样讯号的回转时间，因此可以提高取样准确度以及取样线性度。有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。附图说明[图1]为习知开关增压电路的电路图；[图2]为本发明取样电路的一实施例的电路图；[图3]为本发明电压缓冲单元280的一实施方式的电路图；[图4]为本发明电压缓冲单元280的另一实施方式的电路图；[图5]为本发明电压缓冲单元280的另一实施方式的电路图；[图6]～[图9]为运算放大器的实作电路图；以及[图10]为本发明的取样方法的一实施例的流程图。具体实施方式以下说明内容的技术用语参照本
技术领域：
：的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释以本说明书的说明或定义为准。本发明之揭露内容包含取样电路与取样方法，能够使取样电路的输入端遭遇较小的电容性负载。在实施为可能的前提下，本
技术领域：
：具有通常知识者能够依本说明书之揭露内容来选择等效之元件或步骤来实现本发明，亦即本发明之实施并不限于后叙的实施例。由于本发明的取样电路所包含之部分元件单独而言可能为已知元件，因此在不影响该装置发明之充分揭露及可实施性的前提下，以下说明对于已知元件的细节将予以节略。此外，本发明的取样方法藉由本发明的取样电路或其等效装置来执行，在不影响该方法发明之充分揭露及可实施性的前提下，以下方法发明之说明将着重于步骤内容而非硬件。请参阅图2，其系本发明取样电路的一实施例的电路图。取样电路200包含开关元件210、开关元件220、开关元件230、开关元件240、开关元件250、NMOS260、电容元件270以及电压缓冲单元280。NMOS260作为开关元件使用。在集成电路设计中，开关元件亦可以由P型金氧半场效晶体管(以下简称PMOS)实作，仅需相对应调整电路之极性及偏压，此为本
技术领域：
：具有通常知识者所熟知，故不赘述。取样电路200的输入VI及输出VO分别耦接NMOS260的源极与漏极。NMOS260的栅极一方面透过开关元件250耦接至电压源V3，另一方面透过开关元件240耦接至电容元件270及开关元件210的其中一端。开关元件210的另一端耦接电压源V1。电容元件270的另一端透过开关元件220耦接至电压源V2，以及透过开关元件230耦接至电压缓冲单元280的输出端。电压缓冲单元280的输入端则耦接至NMOS260的源极(亦即取样电路200的输入端)。电压源V1为高电压准位VDD，而电压源V2及电压源V3则耦接至地。开关元件210、开关元件220、开关元件230、开关元件240及开关元件250可以由单一的NMOS、PMOS或是互补式金氧半场效晶体管(complementaryMOSFET，COMS)实作，或是其组合。电压缓冲单元280的目的在于尽量减少取样电路200的输入端(即前级电路的输出端)所遭遇的电容性负载(由电容元件270所造成)，所以电压缓冲单元280提供一个极大的输入阻抗。另外，电压缓冲单元280的输出电压的大小会随着其输入电压(即取样电路200的输入电压VI)的大小变化，因此NMOS260的栅极电压可以随输入电压VI变化，所以其导通电阻同样不会随输入电压VI改变，使取样电路200具有良好的取样线性度。基本上取样电路200的操作可以分为两阶段。第一阶段时，开关元件210、开关元件220及开关元件250(此三个开关元件可以视为一开关元件组)导通且开关元件230及开关元件240(此二个开关元件可以视为另一个开关元件组)不导通，此时电容元件270渐渐充电至VDD；另一方面，NMOS260的栅极因耦接到地所以呈现关闭状态。第二阶段时，开关元件210、开关元件220及开关元件250不导通且开关元件230及开关元件240导通，此时NMOS260的栅极电压为电压缓冲单元280的输出电压加上电容元件270的跨压(理想上等于VDD)。因为电压缓冲单元280的输出电压随着其输入电压(即取样电路200的输入电压VI)变化，因此NMOS260的导通电阻可以同样不因输入电压VI的变化而改变。所以本发明的取样电路200相较于习知的开关增压电路100可以维持相同的取样线性度。电压缓冲单元280可以使用放大倍率为1的运算放大器(operationalamplifier)，或称为单位增益缓冲器(unitygainbuffer)实作，其电路图如图3所示。运算放大器310的非反相输入端(non-invertinginputnode)耦接输入电压VI，反相输入端(invertinginputnode)则耦接至输出端。运算放大器310的输出电压Vout透过开关元件230耦接至电容元件270。除了图3所示之连接方式外，还可以将运算放大器搭配电阻来完成本发明的电压缓冲单元280。如图4所示，运算放大器410的输出端透过电阻R2耦接其反相输入端，其非反相输入端接地。输入电压VI透过电阻R1输入至运算放大器410的反相输入端。如果使R2与R1相等，则运算放大器410的输出端的电压为-VI。此电压经过反相器420反相后，将使输出电压Vout等于输出电压VI。此外，电压缓冲单元280还可以利用图5所示之连接方式实作。运算放大器510的输出端透过电阻R2耦接其反相输入端，反相输入端再透过电阻R1耦接至地。其非反相输入端接收输入电压VI。输出电压Vout与输入电压VI的比值等于(R1+R2)/R1。若使电阻R1的电阻值远大于电阻R2的电阻值(例如使电阻R1的电阻值与电阻R2的电阻值的比值大于100)，则输出电压Vout将相当近似于输入电压VI。电压缓冲单元280尚有许多藉由运算放大器与电阻连接之实施变化，不以上述之图3～图5所示的实施例为限。电压缓冲单元280使用运算放大器的原因在于，理想的运算放大器具有极大的输入阻抗，具有隔绝前级输出与电容元件270的功效，如此一来，前级电路所遭遇的电容性负载将减小。前述的运算放大器310、410及510可以由图6～图9所示的电路来实作。图6所示的运算放大器600包含2个PMOS610与620以及2个NMOS630与640。PMOS610与PMOS620的栅极相接，再进一步连接到PMOS610的漏极。PMOS610与PMOS620的源极皆连接至VDD。PMOS610与PMOS620的漏极分别连接至NMOS630与NMOS640的漏极，且NMOS630与NMOS640的源极皆连接至电流源650，而两者的栅极分别成为运算放大器的反相及非反相输入端。运算放大器的输出Vo则耦接至PMOS620与NMOS640的漏极。图7所示的运算放大器700除了包含前述的PMOS610、PMOS620、NMOS630、NMOS640以及电流源650之外，更包含漏极互相连接的PMOS710及NMOS720。PMOS710的栅极耦接PMOS620的漏极，其漏极除了作为输出Vo之外，更透过电容元件730耦接至PMOS620的漏极。NMOS720的栅极藉由电压Vb偏压，其源极则耦接至地。因为图7之电路较图6之电路多了后级部分(由PMOS710、NMOS720及电容元件730所组成)，因此一般称之为二阶(two-stage)的运算放大器，而图6之电路则称之为一阶(single-stage)的运算放大器。图8所示之运算放大器的实作电路包含四组迭接(cascode)的晶体管组。直接与VDD相连的晶体管组包含PMOS810及PMOS820。两者的源极耦接至VDD，栅极互相连接后再耦接至PMOS810的漏极，两者的漏极分别耦接至由PMOS830及PMOS840所组成的晶体管组。PMOS830与PMOS840源极分别耦接至PMOS810与PMOS820的漏极，其栅极互相连接后再耦接至PMOS830的漏极，两者的漏极分别耦接至由NMOS850及NMOS860所组成的晶体管组。NMOS850与NMOS860的漏极分别耦接至PMOS830与PMOS840的漏极，其栅极则藉由电压Vb偏压，其源极分别耦接至由NMOS870及NMOS880所组成的晶体管组。NMOS870与NMOS880的漏极分别耦接至PMOS850与PMOS860的源极，两者的栅极则形成运算放大器的输入端，两者的源极耦接至电流源890，电流源890再耦接至地。运算放大器的输出则位于PMOS840及NMOS860的漏极。运算放大器800一般称为伸缩迭接(telescopiccascode)运算放大器。图9为运算放大器310、410及510的另一种实施方式。图9的电路称为折迭迭接式(foldedcascode)的运算放大器。运算放大器900的右半部包含堆栈的四个晶体管组，由上而下的晶体管组分别包含PMOS930及PMOS935、PMOS940及PMOS945、NMOS950及NMOS955、NMOS960及NMOS965，而且这些晶体管组的栅极分别藉由电压Vb1、Vb2、Vb3、Vb4偏压。运算放大器900的左半部包含另一晶体管组，由NMOS920及NMOS925所组成。两者的漏极分别耦接至PMOS930的漏极与PMOS935的漏极，源极皆耦接至电流源910，以与门极作为运算放大器900的输入。上述的运算放大器600、700、800、900中的PMOS可以由NMOS置换，且NMOS亦可由PMOS置换，并且相对应调整电路的极性及偏压便可达到同样的效果，此为本
技术领域：
：具有通常知识者所熟知的技术，故不赘述。请参阅图10，其系本发明的取样方法的一实施例的流程图。除前述的取样电路200外，本发明亦相对应地揭露了一种取样方法，能够提高取样准确度以及取样线性度，并且使前级电路的输出端遭遇较小的电容性负载。如图10所示，本发明取样方法的一实施例包含下列步骤：步骤S1010：提供一开关元件。该开关元件例如是图2之NMOS260，其栅极为控制端。当该开关元件导通时，输出电压VO等于输入电压VI；步骤S1020：提供一电容元件。电容元件例如是图2之电容元件270；步骤S1030：提供一第一开关元件组。该第一开关元件组例如包含图2之开关元件210、开关元件220及开关元件250；步骤S1040：提供一第二开关元件组。该第二开关元件组例如包含图2之开关元件230及开关元件240；步骤S1050：提供一电压缓冲单元。该电压缓冲单元耦接前述之开关元件、该电容元件、该第一开关元件组及该第二开关元件组。该电压缓冲单元具有大的输入阻抗，且其输入端耦接该输入电压，输出端提供与该输入电压相等或近似的电压。该电压缓冲单元可以是例如图3至图5所示之电路的其中之一；步骤S1060：于一第一开关状态时，控制该第一开关元件组导通，且该第二开关元件组不导通。此时该电容元件的两端分别耦接至第一电压源及第二电压源，且该电容元件在此阶段被充电至其跨压等于该第一电压源与该第二电压源的电压差，并且该开关元件的控制端连接至该第二电压源，使该开关元件不导通，该输出电压VO不等于该输入电压VI；以及步骤S1070：于一第二开关状态时，控制该第一开关元件组不导通，且该第二开关元件组导通。使该输入电压经由该电压缓冲单元及该电容元件耦接至该开关元件的该控制端，使该控制端的电压实质上等于或近似该输入电压与该电容元件的跨压的总合。依据方程式(2)，此时该开关元件的导通电阻不受该输入电压VI影响，因此取样时可以得到较佳的取样线性度。由于本
技术领域：
：具有通常知识者可藉由图2至图9之装置发明的揭露内容来了解图10之方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明之揭露要求及可实施性的前提下，重复之说明在此予以节略。请注意，前揭图标中，元件的形状、尺寸、比例以及步骤之顺序等仅为示意，系供本
技术领域：
：具有通常知识者了解本发明之用，非用以限制本发明。另外，于实施为可能的前提下，本
技术领域：
：人士可依本发明之揭露内容及自身的需求选择性地实施任一实施例之部分或全部技术特征，或者选择性地实施复数个实施例之部分或全部技术特征之组合，藉此增加本发明实施时的弹性。虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本
技术领域：
：具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的申请专利范围所界定者为准。【符号说明】100开关增压电路110、120、130、140、150、210、220、230、240、250开关元件160、260、630、640、720、850、860、870、880、920、925、950、955、960、965N型金氧半场效晶体管170、270、730电容元件200取样电路280电压缓冲单元310、410、510、600、700、800、900运算放大器420反相器610、620、710、810、820、830、840、930、935、940、945P型金氧半场效晶体管650、890、910电流源S1010～S1070步骤。当前第1页1 2 3 当前第1页1 2 3